专利名称：一种具有复合缓冲层的氮化镓基高电子迁移率晶体管的制作方法
技术领域：
一种具有复合缓冲层旳氮化镓基高电子迁移率晶体管，属于半导体器件领域，可以有效降低器件的泄漏电流和提高器件击穿电压。
背景技术：
氮化镓基高电子迁移率晶体管(GaN HEMT)不但具有氮化镓材料禁带宽度大、临界击穿电场高、电子饱和漂移速度高、耐高温、抗辐射和良好的化学稳定性等优异特性，同时氮化镓材料可以与铝镓氮(AlGaN)等材料形成具有高浓度和高迁移率的二维电子气沟道，因此特别适用于高压、大功率和高温应用，是电力电子应用最具潜力的晶体管之一。图I为已有技术GaN HEMT结构剖面图，主要包括衬底(108)，氮化铝(AlN)成核层(107)，氮化镓(GaN)缓冲层(106)，氮化铝(AlN)插入层(105)，铝镓氮(AlGaN)势垒层 (104)以及势垒层上形成的源极(101)、漏极(102)和栅极(103)，其中源极(101)和漏极
(102)与AlGaN势垒层(104)形成欧姆接触，栅极(103)与AlGaN势垒层(104)形成肖特基接触。但是对于普通GaN HEMT而言，当器件承受耐压时，从源极(101)注入的电子可以经过GaN缓冲层(106)到达漏极(102)，形成漏电通道，过大的缓冲层泄漏电流会导致器件提前击穿，使器件的击穿电压远低于理论预期，限制了 GaN HEMT的输出能力。在本发明提出以前，为降低器件缓冲层泄漏电流，提高器件击穿电压，通常使用以下方法来实现高阻态缓冲层设计I、在 GaN 缓冲层(106)内掺入碳、铁等杂质[Eldad Bahat-Treidel et al.,^AlGaN/GaN/GaN:C Back-Barrier HFETs With Breakdown Voltage of Over IkV and LowRonX A”，Transactions on Electron Devices, VOL. 57，No. 11，3050-3058 (2010)]。碳、铁等杂质会在氮化镓材料内弓I入深能级电子陷阱，俘获从源极注入至缓冲层内的电子，从而降低缓冲层的泄漏电流，但是该技术对器件击穿电压提升有限，无法充分发挥氮化镓材料的耐压优势，同时碳、铁等杂质引入的深能级陷阱同样会导致诸如器件输出电流下降、电流崩塌效应和反应速度下降等缺点。2、使用AlGaN等背势鱼缓冲层结构[Oliver Gilt et al. ,“Normally-off AlGaN/GaN HFET with p-type GaN Gate and AlGaN Buffer，，，Integrated Power ElectronicsSystems, 2010] 0 AlGaN等背势垒的使用增大了从沟道二维电子气到缓冲层的势垒高度，从而降低了器件缓冲层泄漏电流，但是该技术同样对器件击穿电压提升有限，未能充分体现氮化镓材料的耐压优势，同时AlGaN背势垒不仅在缓冲层和沟道之间由于晶格失配引入陷阱，而且缓冲层中AlGaN和势垒层中AlGaN具有相反的极化效应，会降低沟道二维电子气浓度，增大器件导通电阻。3、使用 AlGaN/GaN 或 AlN/GaN 等复合缓冲层结构[Manabu Yanagihara et al.，“Recent advances in GaN transistors for future emerging application，，，Phys.Status Solidi A, Vol. 206, No. 6, 1221-1227 (2009) ]。AlGaN/GaN 或 AlN/GaN 复合结构在缓冲层内引入超晶格能带结构，相比缓冲层掺杂和铝镓氮背势垒结构，该结构可以进一步抑制电子在缓冲层内的输运，提升器件击穿电压，但由于AlGaN和AlN材料与GaN材料的晶格失配同样会破坏缓冲层的晶体结构，引入陷阱和极化电荷，降低器件性能。4、在[王晓亮等，宽带隙氮化镓基异质结场效应晶体管结构及制作方法，CN100555660C]中公布了一种使用铝(铟)镓氮(AlxInyGazN)超晶格缓冲层的氮化镓基场效应晶体管结构。该结构可以降低材料的晶格缺陷和提高沟道二维电子气迁移率。但是所述的氮化镓基异质结场效应晶体管使用了晶格常数不同的AlxInyGazN超晶格缓冲层，会在缓冲层内引入新的失配应力，引入陷阱和极化电荷。同时它还包括一层位于铝(铟)镓氮超晶格层和高迁移率氮化镓层之间的非有意掺杂或有意掺杂氮化镓高阻层，该高阻层虽然可以减小电子向缓冲层的泄漏，但是对器件击穿电压的提升有限，不能充分发挥氮化镓材料的优势，同时该高阻层内的深能级陷阱会造成器件输出电流下降、电流崩塌效应和反应速度下降。
发明内容
本发明的目的是为了抑制电子在缓冲层内的输运，降低器件泄漏电流，从而使器件具有更高的击穿电压，本发明提出了一种使用铝铟氮/氮化镓(AlInN/GaN)复合缓冲层耐压结构的GaN HEMT0与以上方法相比，本发明的主要优势有(I)在缓冲层内引入超晶格能带结构，阻挡电子向缓冲层内部渗透，降低缓冲层泄漏电流；(2)通过精确控制AlInN中In摩尔组分，可以做到AlInN材料和GaN材料晶格的完美匹配，避免了由于应力引入的缺陷和陷阱；(3)不使用非有意掺杂或有意掺杂的GaN高阻缓冲层，在降低缓冲层泄露电流的同时避免了 GaN高阻缓冲层内深能级陷阱对器件性能的影响。本发明提供的氮化镓基高电子迁移率晶体管结构如图2所示，主要包括衬底(108)，AlN成核层(107)，GaN沟道层(201)，AlN插入层(105)，AlGaN势垒层(104)以及势垒层上形成的源极(101)、漏极(102)和栅极(103)，其中源极(101)和漏极(102)与势垒层(104)形成欧姆接触，栅极(103)与势垒层(104)形成肖特基接触，其特征是，它还包括一层位于GaN沟道层(201)和AlN成核层(107)之间的AlInN/GaN复合缓冲层(202)。该复合
缓冲层在AlN成核层(107)之上按GaN/AlInN......GaN/AlInN重复排列直到复合缓冲层所
需的厚度，该缓冲层厚度为lynT8iim。其中AlInN单层厚度为Inm 10nm，GaN单层厚度为10nnT50nm。AlInN/GaN复合缓冲层(202)中AlInN层内In摩尔组分为17% 18%，以确保AlInN材料与GaN材料晶格常数相同。根据本发明提供的氮化镓基高电子迁移率晶体管，所述衬底可以是蓝宝石(A1203)、碳化硅(SiC)或者硅(Si);所述AlN成核层(107)的厚度为IOnm到3
沟道层(201)厚度为5nm到2iim;所述AlN插入层(105)厚度为Inm到5nm;所述AlGaN势垒层(104)厚度为IOnm到50nm。根据本发明提供的GaN HEMT，所述AlInN/GaN复合缓冲层(202)的能带结构如图3所示，此时缓冲层内的电子输运过程可分为横向输运(沿X方向)和纵向输运(沿y方向)，与已有技术GaN缓冲层(106 )或AlGaN背势垒相比，电子在y方向的输运受到了限制，其主要的输运机制有两种第一，热激发传导，即电子获得足够的能量跃迁过AlInN势垒(图中过程a)，但在沿着y方向的运动过程中，会与晶格相互作用重新落回到氮化镓势阱中，此时电子需要再一次获得能量才能继续向缓冲层内部输运；第二，多阱连续共振遂穿传导(图中、过程b)，即电子依次遂穿过多个势阱向缓冲层内部运动，通过合理设计缓冲层参数，可以降电子的这种遂穿几率降至零。这就降低了电子在缓冲层内的渗透深度，减小了器件缓冲层泄漏电流，从而提高了器件击穿电压。根据本发明提供的GaN HEMT，为了提高缓冲层内电子势垒高度，进一步降低缓冲层泄漏电流，可以在AlInN和GaN之间插入禁带宽度更大的AlN薄层，形成氮化铝/铝铟氮/氮化镓(AlN/AlInN/GaN)复合缓冲层(401)结构如图4所示，该复合缓冲层在AlN成核层(107)之上，按GaN/AlInN/AIN……GaN/AlInN/AIN重复排列直到复合缓冲层所需的厚度，该缓冲层厚度为I U nT8 ii m,所述AlN/AlInN/GaN复合缓冲层(401)中，AlN单层厚度为Inm 5nm, AlInN单层厚度为Inm IOnm, GaN单层厚度为IOnm 50nm。。
图I是已有技术GaN HEMT结构示意图。主要包括衬底(108)，AlN成核层(107)，GaN缓冲层(106)，AlN插入层(105)，AlGaN势垒层(104)以及势垒层上形成的源极(101 )、漏极(102)和栅极(103)，其中源极(101)和漏极(102)与势垒层(104)形成欧姆接触，栅极
(103)与势垒层(104)形成肖特基接触。图2是本发明提供的氮化镓基高电子迁移率晶体管结构示意图。主要包括衬底(108)，AlN成核层(107)，AlInN/GaN复合缓冲层(202)，GaN沟道层(201)，AlN插入层(105)，AlGaN势垒层(104)以及势垒层上形成的源极(101 )、漏极(102)和栅极(103)。图3是本发明提供的GaN HEMT中AlInN/GaN复合缓冲层能带结构与电子纵向输运机制示意图，其中Eg_A1M为AlInN材料禁带宽度，Eg_GaN为GaN材料禁带宽度。图4是本发明提供的一种氮化镓基高电子迁移率晶体管结构示意图，其中使用了AlN/AlInN/GaN复合缓冲层(401)结构。图5a是本发明提供的GaN HEMT与已有技术GaN HEMT转移特性比较，其中横坐标为栅极电压(Vg)，纵坐标为源漏电流(Ids)，实线为本发明晶体管图2使用AlInN/GaN复合缓冲层(202)结构的转移特性，虚线为已有技术晶体管图I使用GaN缓冲层(106)结构的转移特性，器件源漏电压(Vds)为IOV。图5b是本发明提供的GaN HEMT与已有技术GaN HEMT截止状态下源漏泄漏电流比较，其中其中横坐标为栅极电压(Vg)，纵坐标为源漏泄露电流(Ileak),实线为本发明晶体管图2使用AlInN/GaN复合缓冲层(202)结构的泄漏电流，虚线为已有技术晶体管图I使用GaN缓冲层(106)结构的泄漏电流，器件源漏电压(Vds)为IOV。图6a是本发明带有Al InN/GaN复合缓冲层(202)的垂直器件结构示意图。主要包括衬底(108)、AlInN/GaN复合缓冲层(202)、GaN沟道层(201)以及阳极(601)和阴极(602)两个电极，其中阳极(601)和GaN沟道层(201)、阴极(602 )和衬底(108 )均形成欧姆接触。图6b是图6a所示的垂直器件结构电流电压特性比较，其中横坐标为阳极电压(VA)，纵坐标为阳极电流(IA)，，实线为本发明使用AlInN/GaN复合缓冲层(202)结构的电压电流特性，虚线为巳有技术使用GaN缓冲层(106)结构的电压电流特性。 具体实施方案在本发明中，所述AlInN/GaN复合缓冲层(202)结构中AlInN单层厚度，GaN单层厚度和缓冲层总厚度可以根据具体器件指标要求，使用SENTAURUS、MEDICI等器件仿真软件确定，以使器件在截止状态下的缓冲层泄漏电流达到最小，最大地提升器件的耐压能力。为验证本发明中所述的AlInN/GaN复合缓冲层(202)结构抑制泄漏电流的效果，分别对使用AlInN/GaN复合缓冲层(202)和GaN缓冲层(106)的GaN HEMT进行了仿真。使用 Al InN/GaN 复合缓冲层(202)的 GaN HEMT 中，GaN 沟道层(201)厚度为 30nm，Al InN/GaN复合缓冲层(202 )厚度为3 ii m，Al InN/GaN复合缓冲层(202 )内Al InN单层厚度为5nm，GaN单层厚度为20nm ;使用GaN缓冲层(106)的GaN HEMT中，GaN缓冲层(106)厚度为3 y m。两种器件其他参数完全相同，具体参数值如表I所示，器件转移特性如图5a所示。从器件转移特性比较可以看出，使用AlIn N/GaN复合缓冲层(202)结构的GaNHEMT具有更好的夹断特性，同时在相同的二维电子气浓度下表现出更大的输出电流(栅极电压Vg为IV时，Al InN/GaN复合缓冲层(202)GaN HEMT输出电流为I. 30A/mm,而GaN缓冲层(106)GaN HEMT输出电流为I. 09A/mm),说明AlInN/GaN复合缓冲层(202)结构具有更好的二维电子气限域性和更小的缓冲层泄漏电流。图5b为截止状态下，使用AlInN/GaN复合缓冲层(202)与GaN缓冲层(106)的GaN HEMT源漏泄露电流比较，从图中可以看出，在截止状态下，使用AlInN/GaN复合缓冲层(202)的GaN HEMT源漏泄露电流(实线)比使用GaN缓冲层(106)的GaN HEMT (虚线)下降了约7个数量级，说明Al InN/GaN复合缓冲层(202)有效地抑制了电子在缓冲层内的输运，降低器件缓冲层泄漏电流。表I器件仿真结构参数
器件参数参数值
栅长0. 5 y m
栅漏间距2ym
栅源间距0. 5ym
Si衬底厚度0. 5ym
AlN成核层厚度IO^
AlN插入厚度Inm
AlGaN势垒层厚度25nm
沟道二维电子气浓度IXlO13Cnf2
源漏电压Iov为进一步验证AlInN/GaN复合缓冲层(202)结构抑制缓冲层泄漏电流的效果，分别对图6a所示使用本发明AlInN/GaN复合缓冲层(202)和使用已有技术GaN缓冲层(106)垂直器件结构的电流-电压进行了仿真。其中GaN沟道层(201)厚度均为30nm，硅衬底厚度均为0. 5iim，使用Al InN/GaN复合缓冲层(202)的垂直结构中，Al InN/GaN复合缓冲层(202)厚度为0. 5um, Al InN/GaN复合缓冲层(202)内AlInN单层厚度为5nm, GaN单层厚度为20nm ;使用GaN缓冲层(106)的GaN HEMT中，GaN缓冲层(106)厚度为0. 5 u m0器件仿真结果如图6b所示巳有技术GaN缓冲层(106)结构其泄漏电流很大(虚线)，电流随着电压的增大而线性增大直至饱和；而0. 5pm厚的AlInN/GaN复合缓冲层则有效地抑制了泄漏电流(实线)，直到200V左右器件的 电流才开始缓慢增大。
权利要求
1.ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，包含有衬底(108)，氮化铝(AlN)成核层(107)，氮化镓(GaN)沟道层(201 )，氮化铝(AlN)插入层(105)，铝镓氮(AlGaN)势垒层(104)以及势垒层上形成的源极(101 )、漏极(102)和栅极(103)，其中源极(101)和漏极(102)与AlGaN势垒层(104)形成欧姆接触，栅极(103)与AlGaN势垒层(104)形成肖特基接触，其特征是在位于GaN沟道层(201)和AlN成核层(107)之间有ー层铝铟氮/氮化镓(AlInN/GaN)复合缓冲层(202)、或在位于GaN沟道层(201)和AlN成核层(107)之间有ー层氮化铝/铝铟氮/氮化镓(AlN/AlInN/GaN)复合缓冲层(401)。
2.根据权利要求I所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是；所述AlInN/GaN复合缓冲层(202)位于AlN成核层(107)之上，按GaN/AlInN……GaN/AlInN重复排列直到复合缓冲层所需的厚度。
3.根据权利要求2所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是所述Al InN/GaN复合缓冲层(202)总厚度为I μ πΓ8 μ m。
4.根据权利要求3所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是所述AlInN/GaN复合缓冲层(202)中AlInN单层厚度为lnnTlOnm，GaN单层厚度为IOnm 50nmo
5.根据权利要求4所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是所述AlInN/GaN复合缓冲层(202)中，AlInN层内铟摩尔组分为17% 18%，以确保AlInN材料与GaN材料晶格常数相同。
6.根据权利要求I所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是；所述A1N/A1 InN/GaN复合缓冲层(401)，该复合缓冲层在AlN成核层(107)之上按GaN/AlInN/AIN……GaN/AlInN/AIN重复排列直到复合缓冲层所需的厚度。
7.根据权利要求6所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是，所述AlN/AlInN/GaN复合缓冲层(401)总厚度为I μ πΓ8 μ m。
8.根据权利要求7所述的ー种具有复合缓冲层的氮化镓基高电子迁移率晶体管，其特征是，所述A1N/A1 InN/GaN复合缓冲层(401)中，AlN单层厚度为lnnT5nm，AlInN单层厚度为lnm 10nm, GaN单层厚度为IOnm 50nm。
全文摘要
一种具有复合缓冲层的氮化镓基高电子迁移率晶体管，属于半导体器件领域。该晶体管包含衬底(108)，氮化铝成核层(107)，氮化镓沟道层(201)，氮化铝插入层(105)，铝镓氮势垒层(104)以及势垒层上形成的源极(101)、漏极(102)和栅极(103)，其中源极(101)和漏极(102)与铝镓氮势垒层(104)形成欧姆接触，栅极(103)与铝镓氮势垒层(104)形成肖特基接触，其特征是，它还包含一层位于氮化镓沟道层(201)和氮化铝成核层(107)之间的铝铟氮/氮化镓复合缓冲层(202)、或氮化铝/铝铟氮/氮化镓复合缓冲层(401)，以抑制电子在缓冲层内的输运，降低器件缓冲层泄漏电流，提升器件击穿电压与输出功率。
文档编号H01L29/06GK102664188SQ20121014293
公开日2012年9月12日 申请日期2012年5月10日 优先权日2012年5月10日
发明者于奇, 尹江龙, 杜江锋, 赵子奇, 马坤华 申请人:电子科技大学