双向氮化镓开关及其形成方法
【专利摘要】本申请案涉及一种双向氮化镓开关及其形成方法。一种半导体装置(400)包含形成于非绝缘衬底(402)上的双向GaN FET(406)。所述半导体装置进一步包含连接于所述衬底与所述双向GaN FET的第一源极/漏极节点(416)之间的第一电箝位部(420)及连接于所述衬底与所述双向GaN FET的第二源极/漏极节点(418)之间的第二电箝位部(422)。所述第一箝位部及所述第二箝位部经配置以在相关箝位部的偏移电压内将所述衬底偏置于到所述第一源极/漏极节点的所施加偏置及到所述第二源极/漏极节点的所施加偏置中的较低电压电平下。
【专利说明】双向氮化镓开关及其形成方法
【技术领域】
[0001]本发明涉及半导体装置的领域。更特定来说，本发明涉及半导体装置中的氮化镓场效应晶体管。
【背景技术】
[0002]氮化镓场效应晶体管(GaN FET)具有用于电力切换应用的所要质量。将GaN FET集成于共用衬底上的双向开关中可导致非所要性能折衷。
【发明内容】
[0003]以下呈现简化概要，以便提供对本发明的一或多个方面的基本理解。此概要并非本发明的广泛概述，且既不意欲识别本发明的关键性或决定性元件，也不意欲描述其范围。相反，所述概要的主要目的是以简化形式呈现本发明的一些概念，以作为稍后所呈现的更详细描述的前言。
[0004]半导体装置包含形成于非绝缘衬底上的双向GaN FET。半导体装置进一步包含连接于衬底与双向GaN FET的第一源极/漏极节点之间的第一电箝位部及连接于衬底与双向GaN FET的第二源极/漏极节点之间的第二电箝位部。第一箝位部及第二箝位部经配置以在相关箝位部的偏移电压内将衬底偏置于到第一源极/漏极节点的所施加偏置及到第二源极/漏极节点的所施加偏置中的较低电压电平下。
【专利附图】
【附图说明】
[0005]图1是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的示范性半导体装置的示意图。
[0006]图2是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的另一示范性半导体装置的示意图。
[0007]图3是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的又一示范性半导体装置的示意图。
[0008]图4A到图4F是在连续制作阶段中描绘的含有双向GaN FET及箝位部的示范性半导体装置的横截面。
[0009]图5A到图5E是在连续制作阶段中描绘的含有双向GaN FET及箝位部的另一示范性半导体装置的横截面。
[0010]图6是图5E的半导体装置的替代形式的横截面。
[0011]图7A到图7D是在连续制作阶段中描绘的含有双向GaN FET及箝位部的又一示范性半导体装置的横截面。
[0012]图8A及图8B是在连续制作阶段中描绘的含有双向GaN FET、箝位部及至少一个上拉/下拉分路的示范性半导体装置的横截面。
[0013]图9是含有双向GaN FET、箝位部及至少一个上拉/下拉分路的另一示范性半导体装置的横截面。
[0014]图10是含有具有多对栅极的双向GaN FET及两个箝位部的示范性半导体装置的横截面。
【具体实施方式】
[0015]参考附图来描述本发明。所述图未按比例绘制且提供其仅是为了图解说明本发明。为图解说明下文参考实例性应用来描述本发明的数个方面。应理解，陈述各种具体细节、关系及方法以提供对本发明的理解。然而，相关领域的技术人员将易于认识到，可在不使用一或多个具体细节或使用其它方法的情况下来实践本发明。在其它实例中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明并不限于动作或事件的所图解说明次序，因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，并不需要所有所图解说明的动作或事件来实施根据本发明的方法。
[0016]半导体装置包含形成于非绝缘衬底上的双向GaN FET。半导体装置进一步包含连接于衬底与双向GaN FET的第一源极/漏极节点之间的第一电箝位部及连接于衬底与双向GaN FET的第二源极/漏极节点之间的第二电箝位部。第一箝位部及第二箝位部经配置以在相关箝位部的偏移电压内将衬底偏置于到第一源极/漏极节点的所施加偏置及到第二源极/漏极节点的所施加偏置中的较低电压电平下。
[0017]出于本描述的目的，术语“II1-N”理解为是指如下的半导体材料:其中III族元素(即，铝、镓及铟以及可能地硼)提供所述半导体材料中的原子的一部分且氮原子提供所述半导体材料中的原子的剩余部分。II1-N半导体材料的实例为氮化镓、氮化硼镓、氮化铝镓、氮化铟及氮化铟铝镓。描述材料的元素式的术语并不暗示元素的特定化学计量。可用可变的下标来写II1-N材料以表示一系列的可能化学计量。举例来说，氮化铝镓可写为AlxGahN且氮化铟铝镓可写为InxAlyGai_x_yN。出于本描述的目的，术语GaN FET理解为是指包含ΙΠ-Ν半导体材料的场效应晶体管。
[0018]图1是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的示范性半导体装置的示意图。半导体装置100包含形成于非绝缘衬底122上的双向GaN FET102。双向GaN FET102具有连接到半导体装置100的第一源极/漏极端子106的第一源极/漏极节点104及连接到半导体装置100的第二源极/漏极端子110的第二源极/漏极节点108。双向GaN FET102具有连接到半导体装置100的第一栅极端子114的第一栅极112及连接到半导体装置100的第二栅极端子118的第二栅极116。半导体装置100包含连接于双向GaN FET102的衬底节点122与第一源极/漏极节点104之间的第一箝位部120 ;在本实例中，第一箝位部120为第一二极管120，其中第一二极管120的阳极连接到衬底节点122且第一二极管120的阴极连接到第一源极/漏极节点104。半导体装置100还包含连接于衬底节点122与第二源极/漏极节点108之间的第二箝位部124 ;在本实例中，第二箝位部124为第二二极管124，其中阳极连接到衬底节点122且阴极连接到第二源极/漏极节点108。
[0019]半导体装置100可任选地包含跨越第一箝位部120并联连接的第一上拉/下拉分路126及/或跨越第二箝位部124并联连接的第二上拉/下拉分路128 ;在本实例中，第一上拉/下拉分路126及第二上拉/下拉分路128为电阻器126及128。
[0020]在半导体装置100的第一操作模式中，第一源极/漏极端子106可被偏置到比第二源极/漏极端子110高的电位。第二箝位部124使衬底节点122的电位保持处于第二源极/漏极端子110的偏置电位加第二箝位部124的偏移电压。在本实例中，第二箝位部124的偏移电压为第二二极管124的正向偏置接通电压。第一箝位部120在第一操作模式中被反向偏置，使得衬底节点122的电位对施加到第一源极/漏极端子106的偏置不敏感。
[0021]在半导体装置100的第二操作模式中，第二源极/漏极端子110可被偏置到比第一源极/漏极端子106高的电位。第一箝位部120使衬底节点122的电位保持处于第一源极/漏极端子106的偏置电位加第一箝位部120的偏移电压(即，第一二极管120的正向偏置接通电压)。第二箝位部124在第二操作模式中被反向偏置，使得衬底节点122的电位对施加到第二源极/漏极端子110的偏置不敏感。
[0022]在半导体装置100的操作期间，可发生:衬底节点122的电位被拉到低于第一源极/漏极端子106的电位及第二源极/漏极端子110的电位两者。在此实例中，穿过第一上拉/下拉分路126及/或第二上拉/下拉分路128的电流可有利地加速衬底节点122的电位到所要值的转变，所述所要值为第一源极/漏极端子106的电位及第二源极/漏极端子110的电位中的较低者。第一上拉/下拉分路126及第二上拉/下拉分路128的电阻值可经选择以使穿过分路126及128的电流维持低于所要电平。
[0023]图2是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的另一示范性半导体装置的示意图。半导体装置200包含形成于非绝缘衬底222上的双向GaN FET202。双向GaN FET202具有连接到半导体装置200的第一源极/漏极端子206的第一源极/漏极节点204及连接到半导体装置200的第二源极/漏极端子210的第二源极/漏极节点208。双向GaN FET202具有连接到半导体装置200的第一栅极端子214的第一栅极212及连接到半导体装置200的第二栅极端子218的第二栅极216。半导体装置200包含连接于双向GaN FET202的衬底节点222与第一源极/漏极节点204之间的第一箝位部220 ;在本实例中，第一箝位部220为以二极管模式配置的第一增强模式场效应晶体管(FET) 220，其中第一 FET220的源极及栅极连接到衬底节点222且第一 FET220的漏极连接到双向GaN FET102的第一源极/漏极节点204。半导体装置200还包含连接于衬底节点222与第二源极/漏极节点208之间的第二箝位部224 ;在本实例中，第二箝位部224为以二极管模式配置的第二增强模式FET224，其中第二 FET224的源极及栅极连接到衬底节点222且第二 FET224的漏极连接到第二源极/漏极节点208。
[0024]在半导体装置200的第一操作模式中，第一源极/漏极端子206可被偏置到比第二源极/漏极端子210高的电位。第二箝位部224处于接通状态且使衬底节点222的电位保持处于第二源极/漏极端子210的偏置电位加第二箝位部224的偏移电压。在本实例中，第二箝位部224的偏移电压为第二 FET224的阈值电压。第一箝位部220在第一操作模式中处于关断状态，使得衬底节点222的电位对施加到第一源极/漏极端子206的偏置不敏感。
[0025]在半导体装置200的第二操作模式中，第二源极/漏极端子210可被偏置到比第一源极/漏极端子206高的电位。第一箝位部220使衬底节点222的电位保持处于第一源极/漏极端子206的偏置电位加第一 FET220的阈值电压，同时第二 FET224处于关断状态。
[0026]图3是含有在源极/漏极节点与衬底之间具有箝位部的双向GaN FET的又一示范性半导体装置的示意图。半导体装置300包含形成于非绝缘衬底322上的双向GaN FET302。双向GaN FET302具有连接到半导体装置300的第一源极/漏极端子306的第一源极/漏极节点304及连接到半导体装置300的第二源极/漏极端子310的第二源极/漏极节点308。双向GaN FET302具有连接到半导体装置300的第一栅极端子314的第一栅极312及连接到半导体装置300的第二栅极端子318的第二栅极316。半导体装置300包含连接于双向GaN FET302的衬底节点322与第一源极/漏极节点304之间的第一箝位部320 ;在本实例中，第一箝位部320为第一二极管320，其中第一二极管320的阳极连接到衬底节点322且第一二极管320的阴极连接到第一源极/漏极节点304。半导体装置300还包含连接于衬底节点322与第二源极/漏极节点308之间的第二箝位部324 ;在本实例中，第二箝位部324为第二二极管324，其中阳极连接到衬底节点322且阴极连接到第二源极/漏极节点308。
[0027]半导体装置300进一步包含连接于衬底节点322与第二源极/漏极节点308之间的上拉/下拉分路FET328，举例来说，具有与双向GaN FET302相同的阈值的GaN FET328。上拉/下拉分路FET328的栅极节点可从外部被偏置到施加到第一栅极端子314的电位及施加到第二栅极端子318的电位中的较低者。增强模式GaN FET328可与双向GaN FET302集成在一起。上拉/下拉分路FET328可有利地加速衬底节点322的电位到所要值的转变，如参考图1所描述。
[0028]图4A到图4E是在连续制作阶段中描绘的含有双向GaN FET及箝位部的示范性半导体装置的横截面。参考图4A，在非绝缘衬底402 (例如硅衬底)上形成半导体装置400。举例来说，衬底402可为单片高电阻率硅晶片或如图4A中所描绘的在顶部表面处具有经重掺杂层的高电阻率晶片或其它非绝缘配置。在衬底402上形成II1-N层堆叠404以为双向GaN FET406提供适合表面。举例来说，II1-N层堆叠404可包含形成于衬底402上的为100纳米到300纳米氮化铝的失配隔离层、为I微米到7微米厚的AlxGahN分级层的堆叠的缓冲层(其在失配隔离层处为富含铝的且在缓冲层的顶部表面处为富含镓的)及形成于所述缓冲层上的可能为300纳米到2000纳米半绝缘氮化镓的电隔离层。
[0029]在II1-N层堆叠404上形成低缺陷层408。举例来说，低缺陷层408可为25纳米到1000纳米的氮化镓。低缺陷层408可经形成以便最小化可能对电子迁移率具有不利影响、可能导致低缺陷层408被掺杂有碳、铁或其它掺杂剂物质(举例来说，具有小于117CnT3的掺杂密度)的晶体缺陷。
[0030]在低缺陷层408上形成势垒层410。举例来说，势垒层410可为2纳米到30纳米的AlxGa1J或InxAlyGai_x_yN。举例来说，势垒层410的组成可为24%到28%的氮化铝及72%到76%的氮化镓。在低缺陷层408上形成势垒层410会在低缺陷层408中恰好在势垒层410下面产生具有(举例来说)IX 112CnT2到2X 113CnT2的电子密度的二维电子气体。可在势垒层410上形成任选帽盖层412。举例来说，帽盖层412可为2纳米到5纳米的氮化镓。
[0031]在势垒层410上方于帽盖层412 (如果存在)上形成并图案化第一钝化层414。举例来说，第一钝化层414可为30纳米到300纳米的使用原硅酸四乙酯(TEOS)通过等离子增强型化学气相沉积(PECVD)工艺形成的二氧化硅或使用二氯甲硅烷及氨通过低压化学气相沉积(LPCVD)形成的氮化硅。举例来说，通过掩蔽及使用反应性离子蚀刻(RIE)工艺的蚀刻图案化第一钝化层414以在用于双向GaN FET406的第一源极/漏极节点416的区域及用于其第二源极/漏极节点418的区域中以及在用于半导体装置400的第一肖特基二极管箝位部420的区域及用于其第二肖特基二极管箝位部422的区域中移除第一钝化层414。
[0032]在势垒层410上方于帽盖层412 (如果存在)上由第一钝化层414暴露的地方形成栅极电介质层424。举例来说，栅极电介质层424可为10纳米到30纳米的通过原子层沉积(ALD)、LPCVD或PECVD工艺形成的氮化硅。在本实例的其它版本中，栅极电介质层424
可包含氮化硅、二氧化硅、氧氮化硅及/或氧化铝的一或多个层。
[0033]在栅极电介质层424上方形成并图案化栅极/场板层以便形成双向GaN FET406的第一栅极426及第二栅极428且围绕用于第一肖特基二极管箝位部及第二肖特基二极管箝位部的区域形成场板430。举例来说，所述栅极/场板层可为100纳米到300纳米的钨或钛钨且可通过使用蚀刻工艺或剥离工艺来图案化。第一栅极426及第二栅极428可与第一钝化层414重叠，如图4A中所描绘。类似地，场板430可与第一钝化层414重叠。
[0034]在第一栅极426、第二栅极428及场板430上方形成第二钝化层432。举例来说，第二钝化层432可为50纳米到500纳米的通过PECVD工艺形成的二氧化硅或氮化硅。在第二钝化层432上方形成触点/ 二极管蚀刻掩模434以便暴露用于双向GaN FET406的第一源极/漏极节点416的区域及用于其第二源极/漏极节点418的区域以及用于半导体装置400的第一肖特基二极管箝位部420的区域及用于其第二肖特基二极管箝位部422的区域。举例来说，触点/ 二极管蚀刻掩模434可包含通过光刻工艺形成的光致抗蚀剂。触点孔蚀刻工艺从第二钝化层432、栅极电介质层424、帽盖层412 (如果存在)及势垒层410移除材料以形成具有在势垒层410中接近于低缺陷层408的底部的触点孔。在完成触点孔蚀刻工艺之后移除触点/ 二极管蚀刻掩模434。
[0035]参考图4B，在第二钝化层432上方形成触点金属层436，其延伸到用于双向GaNFET406的第一源极/漏极节点416的区域及用于其第二源极/漏极节点418的区域中的触点孔中且接触势垒层410。举例来说，触点金属层436可包含通过溅镀、ALD及/或化学气相沉积(CVD)形成的钛及氮化钛子层。在触点金属层436上方形成源极/漏极触点蚀刻掩模438以便覆盖用于第一源极/漏极节点416的区域及用于第二源极/漏极节点418的区域且暴露用于半导体装置400的第一肖特基二极管箝位部420的区域及用于其第二肖特基二极管箝位部422的区域。
[0036]参考图4C，触点金属蚀刻工艺移除由源极/漏极触点蚀刻掩模438暴露的区域(包含用于第一肖特基二极管箝位部420的区域及用于第二肖特基二极管箝位部422的区域中的触点孔)中的触点金属层436，以便在用于第一源极/漏极节点416的区域中的触点孔中形成第一源极/漏极触点440且在用于第二源极/漏极节点418的区域中的触点孔中形成第二源极/漏极触点442。第一源极/漏极触点440及第二源极/漏极触点442与势垒层410接触。在完成触点金属蚀刻工艺之后移除源极/漏极触点蚀刻掩模438。在移除源极/漏极触点蚀刻掩模438之后，执行退火工艺，其加热第一源极/漏极触点440及第二源极/漏极触点442以及势垒层410使得第一源极/漏极触点440及第二源极/漏极触点442提供到低缺陷层408中的二维电子气体的欧姆触点。在用于第一肖特基二极管箝位部420的区域及用于第二肖特基二极管箝位部422的区域中的触点孔无触点金属时执行退火工艺。
[0037]参考图4D，在第二钝化层432上方形成场板导通体蚀刻掩模441，以便暴露用于场板导通体443的区域。场板导通体蚀刻工艺从第二钝化层432移除材料以便暴露场板430。在完成场板导通体蚀刻工艺之后移除场板导通体蚀刻掩模441。
[0038]参考图4E，在第二钝化层432上方形成箝位部导通体蚀刻掩模444，以便在用于第一肖特基二极管箝位部420的区域及用于第二肖特基二极管箝位部422的区域中的触点孔内侧暴露用于箝位部导通体的区域。举例来说，箝位部导通体蚀刻掩模444可包含通过光刻工艺形成的光致抗蚀剂且可任选地包含硬掩模层(未展示)。箝位部导通体蚀刻工艺从势垒层410、低缺陷层408及II1-N层堆叠404移除材料以形成在用于第一肖特基二极管箝位部420的区域中暴露衬底402的第一箝位部导通孔446且形成在用于第二肖特基二极管箝位部422的区域中暴露衬底402的第二箝位部导通孔448。在完成箝位部导通体蚀刻工艺之后移除箝位部导通体蚀刻掩模444。
[0039]参考图4F，在第二钝化层432上方形成并图案化互连金属，从而实现到第一源极/漏极触点440的电连接以便形成第一源极/漏极互连件450且实现到第二源极/漏极触点442的电连接以便形成第二源极/漏极互连件452。经图案化互连金属还包含第一箝位部互连件456，其实现到势垒层410的电连接以在用于第一肖特基二极管箝位部420的区域中形成第一肖特基二极管454且延伸到第一箝位部导通孔446中以形成实现到衬底402的电连接的第一箝位部导通体457。经图案化互连金属进一步包含第二箝位部互连件460，其实现到势垒层410的电连接以在用于第二肖特基二极管箝位部422的区域中形成第二肖特基二极管458且延伸到第二箝位部导通孔448中以形成实现到衬底402的电连接的第二箝位部导通体461。第一肖特基二极管454及第一箝位部互连件456提供半导体装置400的第一肖特基二极管箝位部420。类似地，第二肖特基二极管458及第二箝位部互连件460提供半导体装置400的第二肖特基二极管箝位部422。
[0040]图5A到图5E是在连续制作阶段中描绘的含有双向GaN FET及箝位部的另一示范性半导体装置的横截面。参考图5A，在非绝缘衬底502 (例如硅衬底)上形成半导体装置500。在衬底502上形成II1-N层堆叠504以为双向GaN FET506提供适合表面。在II1-N层堆叠504上形成低缺陷层508。在低缺陷层508上形成势垒层510。在低缺陷层508上形成势垒层510会在低缺陷层508中恰好在势垒层510下面产生二维电子气体。可在势垒层510上形成任选帽盖层512。举例来说，II1-N层堆叠504、低缺陷层508、势垒层510及帽盖层512可分别类似于图4A的II1-N层堆叠404、低缺陷层408、势垒层410及帽盖层412。
[0041]隔离蚀刻工艺在用于双向GaN FET506的区域外侧移除帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504，从而可能暴露衬底502。举例来说，所述隔离蚀刻工艺可使用光致抗蚀剂的蚀刻掩模，后续接着湿式蚀刻工艺。在用于半导体装置500的第一 FET箝位部520的区域的一部分中及在用于其第二 FET箝位部522的区域的一部分中移除帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504。
[0042]参考图5B，在帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504上方形成第一钝化层514，其重叠到衬底502上以便覆盖帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504的曾被图5A的隔离蚀刻工艺暴露的侧。第一钝化层514可形成为保形层，使得在帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504的经暴露侧上的第一钝化层514的厚度为在衬底502上及帽盖层512上的第一钝化层514的厚度的至少50%。
[0043]图案化第一钝化层514以便在用于双向GaN FET506的第一源极/漏极节点516的区域及用于其第二源极/漏极节点518的区域中以及在势垒层510上方用于第一 FET箝位部520的区域的一部分中及在势垒层510上方用于第二 FET箝位部522的区域的一部分中移除第一钝化层514。不从帽盖层512、势垒层510、低缺陷层508及II1-N层堆叠504的经暴露侧移除第一钝化层514。
[0044]在第一钝化层514上方及在势垒层510上方于帽盖层512 (如果存在)上由第一钝化层514暴露的地方形成栅极电介质层524。举例来说，可如参考图4A所描述而形成栅极电介质层524。
[0045]穿过栅极电介质层524及帽盖层512形成凹部563且其延伸到用于第一 FET箝位部520及第二 FET箝位部522的栅极的区域中的势垒层510中。在栅极电介质层524上方形成并图案化栅极/场板层以便形成双向GaN FET506的第一栅极526及第二栅极528且形成用于第一 FET箝位部520的区域中的增强模式第一箝位部栅极564及用于第二 FET箝位部522的区域中的增强模式第二箝位部栅极566。增强模式第一箝位部栅极564及增强模式第二箝位部栅极566延伸到凹部563中且与邻近于凹部563的第一钝化层514重叠。
[0046]参考图5C，在第一栅极526、第二栅极528、第一箝位部栅极564及第二箝位部栅极566上方形成第二钝化层532且其在用于第一 FET箝位部520的区域中及用于第二 FET箝位部522的区域中与衬底502重叠。举例来说，可如参考图4A所描述而形成第二钝化层532。
[0047]执行触点蚀刻工艺，其移除第二钝化层532、栅极电介质层524、帽盖层512及势垒层510的一部分以在用于第一源极/漏极节点516的区域及用于第二源极/漏极节点518的区域中及在用于第一 FET箝位部520的区域及用于第二 FET箝位部522的区域中形成二维电子气体(2DEG)触点孔562。所述触点蚀刻工艺还形成穿过第二钝化层532、栅极电介质层524及第一钝化层514的衬底导通体568以便在用于第一 FET箝位部520的区域中及用于第二 FET箝位部522的区域中暴露衬底502。所述触点蚀刻工艺可进一步形成穿过第二钝化层532的第一栅极触点导通体570以暴露第一箝位部栅极564且形成穿过第二钝化层532的第二栅极触点导通体572以暴露第二箝位部栅极566。或者，可在另一蚀刻工艺中单独地形成第一栅极触点导通体570及第二栅极触点导通体572。举例来说，可通过形成光致抗蚀剂的蚀刻掩模、后续接着湿式蚀刻来执行触点蚀刻工艺。
[0048]参考图在第二钝化层532上方形成延伸到2DEG触点孔562及衬底导通体568中的触点金属层且随后对其进行图案化以形成用于第一源极/漏极节点516的区域中的2DEG触点孔562中的第一源极/漏极触点540、用于第二源极/漏极节点518的区域中的2DEG触点孔562中的第二源极/漏极触点542、用于第一 FET箝位部520的区域中的2DEG触点孔562中的第一 FET箝位部触点574及用于第二 FET箝位部522的区域中的2DEG触点孔562中的第二 FET箝位部触点576以及任选地用于第一 FET箝位部520的区域中的衬底导通体568中的第一衬底箝位部触点578及用于第二 FET箝位部522的区域中的衬底导通体568中的第二衬底箝位部触点580。随后，执行退火工艺，其加热第一源极/漏极触点540、第二源极/漏极触点542、第一 FET箝位部触点574、第二 FET箝位部触点576及势垒层510，使得第一源极/漏极触点540、第二源极/漏极触点542、第一 FET箝位部触点574、第二 FET箝位部触点576提供到低缺陷层508中的二维电子气体的欧姆触点。
[0049]参考图5E，在第二钝化层532上方形成并图案化互连金属，从而实现到第一源极/漏极触点540的电连接以便形成第一源极/漏极互连件550且实现到第二源极/漏极触点542的电连接以便形成第二源极/漏极互连件552。经图案化互连金属还包含第一箝位部互连件556，其实现通过第一栅极触点导通体570到第一箝位部栅极564、到第一 FET箝位部触点574及通过第一衬底箝位部触点578 (如果存在)到衬底502的电连接。经图案化互连金属进一步包含第二箝位部互连件560，其实现通过第二栅极触点导通体572到第二箝位部栅极566、到第二 FET箝位部触点576及通过第二衬底箝位部触点580 (如果存在)到衬底502的电连接。第一箝位部栅极564、第一 FET箝位部触点574、第一衬底箝位部触点578及第一箝位部互连件556提供半导体装置500的第一箝位部520。类似地，第二箝位部栅极566、第二 FET箝位部触点576、第二衬底箝位部触点580及第二箝位部互连件560提供第二箝位部522。
[0050]图6是图5E的半导体装置500的替代形式的横截面。增强模式第一箝位部栅极564及增强模式第二箝位部栅极566由P型II1-N材料(例如p型氮化镓)形成且形成于帽盖层512上。栅极电介质层524在形成增强模式第一箝位部栅极564及增强模式第二箝位部栅极566之后形成且覆盖增强模式第一箝位部栅极564及增强模式第二箝位部栅极566。
[0051]图7A到图7D是在连续制作阶段中描绘的含有双向GaN FET及箝位部的又一示范性半导体装置的横截面。参考图7A，在半导体衬底702 (例如P型硅衬底)上形成半导体装置700。衬底702具有在用于半导体装置700的第一二极管箝位部720的区域中的呈扩散η型区782的形式的第一箝位部二极管782且具有在用于半导体装置700的第二二极管箝位部722的区域中的呈扩散η型区784的形式的第二箝位部二极管784。第一箝位部二极管782的阳极及第二箝位部二极管784的阳极在GaN FET706下方直接电连接到衬底702的一部分。接近于第一箝位部二极管782及第二箝位部二极管784而形成额外η型扩散区785以便在将大偏置施加到半导体装置700时在衬底702中提供耗尽区。
[0052]在衬底702上形成II1-N层堆叠704以为双向GaN FET706提供适合表面。在II1-N层堆叠704上形成低缺陷层708。在低缺陷层708上形成势垒层710。在低缺陷层708上形成势垒层710会在低缺陷层708中恰好在势垒层710下面产生二维电子气体。可在势垒层710上形成任选帽盖层712。举例来说，II1-N层堆叠704、低缺陷层708、势垒层710及帽盖层712可分别类似于图4Α的II1-N层堆叠404、低缺陷层408、势垒层410及帽盖层412。
[0053]参考图7Β，在势垒层710中及上方形成双向GaN FET706，举例来说，如参考图4Α到图4Ε或参考图5Α到图5Ε所描述。双向GaN FET706包含第一栅极726及第二栅极728以及第一源极/漏极触点740及第二源极/漏极触点742。双向GaN FET706进一步包含实现到第一源极/漏极触点740的电连接的第一源极/漏极互连件750及实现到第二源极/漏极触点742的电连接的第二源极/漏极互连件752。第一源极/漏极互连件750包含用于第一二极管箝位部720的区域中的第一箝位部接合垫786 ;第二源极/漏极互连件752包含用于第二二极管箝位部722的区域中的第二接合垫788。
[0054]参考图7C，隔离蚀刻工艺在用于双向GaN FET706的区域外侧移除帽盖层712、势垒层710、低缺陷层708及II1-N层堆叠704，从而在第一箝位部二极管782及第二箝位部二极管784处暴露衬底702。举例来说，可如参考图5Α所描述而执行隔离蚀刻工艺。
[0055]参考图7D，形成第一电连接790 (举例来说，如图7D中所描绘的线接合790)以便将第一源极/漏极互连件750的第一箝位部接合垫786连接到第一箝位部二极管782的阴极。形成第二电连接792以便将第二源极/漏极互连件752的第二箝位部接合垫788连接到第二箝位部二极管784的阴极。第一箝位部接合垫786、第一电连接790及第一箝位部二极管782提供半导体装置700的第一箝位部720。第二箝位部接合垫788、第二电连接792及第二箝位部二极管784提供第二箝位部722。
[0056]图8A及图8B是在连续制作阶段中描绘的含有双向GaN FET、箝位部及至少一个上拉/下拉分路的示范性半导体装置的横截面。参考图8A，在非绝缘衬底802 (例如硅衬底)上形成半导体装置800。在衬底802上形成II1-N层堆叠804以为双向GaN FET806提供适合表面。在II1-N层堆叠804上形成低缺陷层808。在低缺陷层808上形成势垒层810。在低缺陷层808上形成势垒层810会在低缺陷层808中恰好在势垒层810下面产生二维电子气体。可在势垒层810上形成任选帽盖层812。举例来说，II1-N层堆叠804、低缺陷层808、势垒层810及帽盖层812可分别类似于图4A的II1-N层堆叠404、低缺陷层408、势垒层410及帽盖层412。
[0057]在势垒层810中及上方形成双向GaN FET806，举例来说，如参考图4A到图4E或参考图5A到图5E所描述。双向GaN FET806包含第一栅极826及第二栅极828以及第一源极/漏极触点840及第二源极/漏极触点842。
[0058]半导体装置800进一步包含上拉/下拉分路894，在本实例中，其为具有在低缺陷层808中的二维电子气体中的电阻器主体的电阻器894。第一源极/漏极触点840提供到电阻器主体的源极侧电阻器触点。上拉/下拉分路894包含呈到电阻器主体的欧姆触点896的形式的衬底侧电阻器触点896 ;衬底侧电阻器触点896可与第一源极/漏极触点840及第二源极/漏极触点842同时形成。
[0059]参考图SB，通过导通体蚀刻工艺形成分路导通体898，所述工艺从势垒层810、低缺陷层808及II1-N层堆叠804移除材料且暴露衬底802。可以类似于第一箝位部导通孔446的方式形成分路导通体898，如参考图4D所描述。形成实现到第一源极/漏极触点840的电连接的第一源极/漏极互连件850，且形成实现到第二源极/漏极触点842的电连接的第二源极/漏极互连件852。与第一源极/漏极互连件850及第二源极/漏极互连件852同时地形成分路互连件899 ;分路互连件899实现到衬底侧电阻器触点896的电连接且延伸到分路导通体898中以实现到衬底802的电连接。跨越半导体装置800的第一箝位部(未展示)并联连接上拉/下拉分路894。半导体装置800可包含跨越第二箝位部并联连接的另一上拉/下拉分路。将上拉/下拉分路894形成为具有在低缺陷层808中的二维电子气体中的电阻器主体、与第一源极/漏极触点840及第二源极/漏极触点842同时地形成衬底侧电阻器触点896及与第一源极/漏极互连件850及第二源极/漏极互连件852同时地形成分路互连件899可有利地降低半导体装置800的制作成本及复杂性。
[0060]图9是含有双向GaN FET、箝位部及至少一个上拉/下拉分路的另一示范性半导体装置的横截面。在非绝缘衬底902 (例如硅衬底)上形成半导体装置900。衬底902包含在用于分路994的区域中的分路隔离层903。举例来说，分路隔离层903可为通过浅沟槽隔离(STI)工艺形成的场氧化物903。
[0061]在衬底902上形成II1-N层堆叠904以为双向GaN FET906提供适合表面。在II1-N层堆叠904上形成低缺陷层908。在低缺陷层908上形成势垒层910。在低缺陷层908上形成势垒层910会在低缺陷层908中恰好在势垒层910下面产生二维电子气体。可在势垒层910上形成任选帽盖层912。举例来说，II1-N层堆叠904、低缺陷层908、势垒层910及帽盖层912可分别类似于图4A的II1-N层堆叠404、低缺陷层408、势垒层410及帽盖层412。
[0062]在势垒层910中及上方形成双向GaN FET906，举例来说，如参考图4A到图4E或参考图5A到图5E所描述。双向GaN FET906包含第一栅极926及第二栅极928以及第一源极/漏极触点940及第二源极/漏极触点942。第一源极/漏极互连件950包含用于分路994的区域中的第一分路接合垫986。隔离蚀刻工艺在用于双向GaN FET906的区域外侧移除帽盖层912、势垒层910、低缺陷层908及II1-N层堆叠904，从而暴露衬底902中的分路隔离层903。举例来说，可如参考图5A所描述而执行隔离蚀刻工艺。
[0063]在分路隔离层903上方形成分路电阻器995。举例来说，分路电阻器995可包含多晶硅(通常称为多晶硅(polysilicon))电阻器主体。形成第一电连接990 (举例来说，如图9中所描绘的线接合990)以将第一源极/漏极互连件950的第一分路接合垫986连接到分路电阻器995的第一端。形成第二电连接991 (举例来说，另一线接合991)以便将分路电阻器995的第二端连接到衬底902，可能通过衬底902上的接合垫993。跨越半导体装置900的第一箝位部(未展示)并联连接上拉/下拉分路994。半导体装置900可包含跨越第二箝位部并联连接的另一上拉/下拉分路。在衬底902上形成分路电阻器995可有利地促进将上拉/下拉分路994集成于半导体装置900的版本中，其中通过隔离蚀刻暴露衬底 902 ο
[0064]图10是含有具有多对栅极的双向GaN FET及两个箝位部的示范性半导体装置的横截面。在非绝缘衬底1002(例如硅衬底)上形成半导体装置1000。在衬底1002上形成II1-N层堆叠1004以为双向GaN FET1006提供适合表面。在II1-N层堆叠1004上形成低缺陷层1008。在低缺陷层1008上形成势垒层1010。在低缺陷层1008上形成势垒层1010会在低缺陷层1008中恰好在势垒层1010下面产生二维电子气体。可在势垒层1010上形成任选帽盖层1012。可在势垒层1010上方于帽盖层1012(如果存在)上形成栅极电介质层1024。举例来说，II1-N层堆叠1004、低缺陷层1008、势垒层1010、帽盖层1012及栅极电介质层1024可分别类似于图4A的II1-N层堆叠404、低缺陷层408、势垒层410、帽盖层412及栅极电介质层424。
[0065]在本实例中，GaN FET1006包含第一栅极及第二栅极的多个实例以及第一源极/漏极触点及第二源极/漏极触点的对应实例。GaN FET1006包含第一源极/漏极触点的第一实例1040及接近于第一源极/漏极触点的第一实例1040形成的第一栅极的第一实例1026、通过GaN FET1006的漂移区的第一实例1035与第一栅极的第一实例1026分离的第二栅极的第一实例1028及接近于第二栅极的第一实例1028的第二源极/漏极触点的第一实例1042。
[0066]GaN FET1006包含接近于第二源极/漏极触点的第一实例1042形成的第二栅极的第二实例1027、通过漂移区的第二实例1037与第二栅极的第二实例1027分离的第一栅极的第二实例1029及接近于第一栅极的第二实例1029的第一源极/漏极触点的第二实例1041。
[0067]GaN FET1006进一步包含接近于第一源极/漏极触点的第二实例1041形成的第一栅极的第三实例1031、通过漂移区的第三实例1039与第一栅极的第三实例1031分离的第二栅极的第三实例1033及接近于第二栅极的第三实例1033的第二源极/漏极触点的第二实例1043。
[0068]半导体装置1000包含可(举例来说)根据本文中所描述的实例中的任一者形成的第一箝位部1020及第二箝位部1022。图10将第一箝位部1020及第二箝位部1022描绘为具有穿过II1-N层堆叠1004到达衬底的衬底导通体的肖特基二极管，如参考图4A到图4E所描述。
[0069]第一箝位部1020、第一源极/漏极触点的第一实例1040及第一源极/漏极触点的第二实例1041电耦合到半导体装置1000的第一源极/漏极端子1001，举例来说，通过半导体装置1000的互连件。第二箝位部1022、第二源极/漏极触点的第一实例1042及第二源极/漏极触点的第二实例1043类似地电耦合到半导体装置1000的第二源极/漏极端子1003。第一栅极的第一实例1026、第一栅极的第二实例1029及第一栅极的第三实例1031电耦合到半导体装置1000的第一栅极端子1014。第二栅极的第一实例1028、第二栅极的第二实例1027及第二栅极的第三实例1033电耦合到半导体装置1000的第二栅极端子1018。形成具有第一栅极及第二栅极的多个实例以及第一源极/漏极触点及第二源极/漏极触点的对应实例以及两个箝位部的半导体装置1000可有利地为GaN FET1006提供所要电流密度，同时提供用于半导体装置1000的所要区域。
[0070]尽管上文已描述本发明的各种实施例，但应理解，所述实施例仅以实例方式而非限制方式呈现。可根据本文中的揭示内容对所揭示实施例做出许多改变，此并不背离本发明的精神或范围。因此，本发明的广度及范围不应受上述实施例中的任一者限制。而是，本发明的范围应根据所附权利要求书及其等效内容来界定。
【权利要求】
1.一种半导体装置，其包括: 双向氮化镓场效应晶体管GaN FET，其形成于衬底上方的II1-N层上，所述衬底为非绝缘的，所述双向GaN FET具有第一源极/漏极节点及第二源极/漏极节点； 第一箝位部，其连接于所述第一源极/漏极节点与所述衬底之间 '及 第二箝位部，其连接于所述第二源极/漏极节点与所述衬底之间。
2.根据权利要求1所述的半导体装置，其中: 所述第一箝位部包括第一肖特基二极管及连接到所述第一源极/漏极节点的互连金属的第一箝位部互连件，所述第一箝位部互连件接触所述II1-N层的势垒层以形成所述第一肖特基~■极管；且 所述第二箝位部包括第二肖特基二极管及连接到所述第二源极/漏极节点的所述互连金属的第二箝位部互连件，所述第二箝位部互连件接触所述势垒层以形成所述第二肖特基二极管。
3.根据权利要求1所述的半导体装置，其中: 所述第一箝位部包括第一增强模式GaN FET及连接到所述第一增强模式GaN FET的第一箝位部栅极的互连金属的第一箝位部互连件，所述第一箝位部互连件电耦合到所述衬底；且 所述第二箝位部包括第二增强模式GaN FET及连接到所述第二增强模式GaN FET的第二箝位部栅极的互连金属的第二箝位部互连件，所述第二箝位部互连件电耦合到所述衬
。
4.根据权利要求1所述的半导体装置，其中: 所述衬底包括半导体材料； 所述第一箝位部包括安置于所述衬底的所述半导体材料中的第一二极管，使得所述第一二极管的阳极电耦合到所述衬底且所述第一二极管的阴极电耦合到所述第一源极/漏极节点；且 所述第二箝位部包括安置于所述衬底的所述半导体材料中的第二二极管，使得所述第二二极管的阳极电耦合到所述衬底且所述第二二极管的阴极电耦合到所述第二源极/漏极节点。
5.根据权利要求1所述的半导体装置，其中: 所述第一箝位部包括穿过所述II1-N层延伸到所述衬底的第一箝位部导通体；且 所述第二箝位部包括穿过所述II1-N层延伸到所述衬底的第二箝位部导通体。
6.根据权利要求1所述的半导体装置，其中: 所述第一箝位部包括在所述II1-N层的边缘上方延伸到所述衬底的第一箝位部互连件；且 所述第二箝位部包括在所述II1-N层的所述边缘上方延伸到所述衬底的第二箝位部互连件。
7.根据权利要求1所述的半导体装置，其进一步包括跨越所述第一箝位部并联连接的上拉/下拉分路。
8.根据权利要求7所述的半导体装置，其中所述上拉/下拉分路包括电阻器，所述电阻器在所述II1-N层的势垒层中的二维电子气体中于衬底侧电阻器触点与所述第一源极/漏极节点之间。
9.根据权利要求7所述的半导体装置，其中所述上拉/下拉分路包括增强模式GaNFET0
10.根据权利要求1所述的半导体装置，其中: 所述双向GaN FET的所述第一源极/漏极节点及所述第二源极/漏极节点包括所述第一源极/漏极节点及所述第二源极/漏极节点的一系列交替实例；且 所述双向GaN FET包括位于所述第一源极/漏极节点及所述第二源极/漏极节点的每一对交替实例之间的第一栅极及第二栅极，其中所述第一栅极接近于所述第一源极/漏极节点的所述实例且所述第二栅极接近于所述第二源极/漏极节点的所述实例。
11.一种形成半导体装置的方法，其包括以下步骤: 提供衬底，所述衬底为非绝缘的； 在所述衬底上方形成II1-N层； 在所述II1-N层上方形成双向GaN FET的第一栅极； 在所述II1-N层上方形成所述双向GaN FET的第二栅极； 在所述II1-N层中接近于所述第一栅极形成所述双向GaN FET的第一源极/漏极触占.在所述II1-N层中接近于所述第二栅极形成所述双向GaN FET的第二源极/漏极触占.形成连接于所述第一源极/漏极触点与所述衬底之间的第一箝位部；及 形成连接于所述第二源极/漏极触点与所述衬底之间的第二箝位部。
12.根据权利要求11所述的方法，其中: 所述形成所述第一箝位部的步骤包括:形成连接到所述第一源极/漏极触点的互连金属的第一箝位部互连件，使得所述第一箝位部互连件接触所述II1-N层的势垒层以形成所述第一箝位部的第一肖特基二极管；且 所述形成所述第二箝位部的步骤包括:形成连接到所述第二源极/漏极触点的互连金属的第二箝位部互连件，使得所述第二箝位部互连件接触所述势垒层以形成所述第二箝位部的第二肖特基二极管。
13.根据权利要求11所述的方法，其中: 所述形成所述第一箝位部的步骤包括:形成第一增强模式GaN FET的第一箝位部栅极且形成互连金属的第一箝位部互连件，使得第一箝位部互连件连接到所述第一箝位部栅极且耦合到所述衬底；且 所述形成所述第二箝位部的步骤包括:形成第二增强模式GaN FET的第二箝位部栅极且形成所述互连金属的第二箝位部互连件，使得第二箝位部互连件连接到所述第二箝位部栅极且耦合到所述衬底。
14.根据权利要求11所述的方法，其中: 所述衬底包括半导体材料； 所述形成所述第一箝位部的步骤包括:在所述衬底的所述半导体材料中形成第一二极管以使得所述第一二极管的阳极电耦合到所述衬底，且在所述第一二极管的阴极与所述第一源极/漏极触点之间形成电连接；且 所述形成所述第二箝位部的步骤包括:在所述衬底的所述半导体材料中形成第二二极管以使得所述第二二极管的阳极电耦合到所述衬底，且在所述第二二极管的阴极与所述第二源极/漏极触点之间形成电连接。
15.根据权利要求11所述的方法，其中: 所述形成所述第一箝位部的步骤包括:从所述II1-N层移除II1-N材料以形成暴露所述衬底的第一箝位部导通孔，且在所述第一箝位部导通孔中形成穿过所述II1-N层延伸到所述衬底的第一箝位部导通体；且 所述形成所述第二箝位部的步骤包括:从所述II1-N层移除II1-N材料以形成暴露所述衬底的第二箝位部导通孔，且在所述第二箝位部导通孔中形成穿过所述II1-N层延伸到所述衬底的第二箝位部导通体。
16.根据权利要求11所述的方法，其中: 所述形成所述第一箝位部的步骤包括:从所述II1-N层移除II1-N材料以暴露所述衬底，在所述II1-N层的边缘上方形成电介质材料层，且在所述电介质材料层上方形成在所述II1-N层的所述边缘上方延伸到所述衬底的第一箝位部互连件；且 所述形成所述第二箝位部的步骤包括:在所述电介质材料层上方形成在所述II1-N层的所述边缘上方延伸到所述衬底的第二箝位部互连件。
17.根据权利要求11所述的方法，其进一步包括形成上拉/下拉分路，在所述上拉/下拉分路与所述第一源极/漏极触点之间形成电连接，且在所述上拉/下拉分路与所述衬底之间形成电连接。
18.根据权利要求17所述的方法，其中所述形成所述上拉/下拉分路的步骤包括:形成到所述II1-N层的势垒层中的二维电子气体的衬底侧电阻器触点，以便在所述二维电子气体中于所述衬底侧电阻器触点与所述第一源极/漏极触点之间形成电阻器。
19.根据权利要求17所述的方法，其中所述形成所述上拉/下拉分路的步骤包括:在所述II1-N层的势垒层上方形成GaN FET的增强模式栅极。
20.根据权利要求12所述的方法，其中: 所述形成所述第一源极/漏极触点及形成所述第二源极/漏极触点的步骤包含:形成所述第一源极/漏极触点及所述第二源极/漏极触点的一系列交替实例；且 所述方法进一步包括形成位于所述第一源极/漏极触点及所述第二源极/漏极触点的每一对交替实例之间的第一栅极及第二栅极的步骤，所述第一栅极接近于所述第一源极/漏极触点的所述实例而形成，且所述第二栅极接近于所述第二源极/漏极触点的所述实例而形成。
【文档编号】H01L27/06GK104241282SQ201410273212
【公开日】2014年12月24日 申请日期:2014年6月18日 优先权日:2013年6月20日
【发明者】桑迪普·R·巴尔, 马修·塞内斯凯, 纳韦恩·蒂皮尔内尼, 戴维·I·安德森, 萨米尔·彭德哈卡 申请人:德州仪器公司