专利名称：片状凹形沟道栅电极及其形成方法
技术领域：
本发明有关一种片状凹形沟道栅电极及其形成方法。特别是关于具有斜边(tapered)的栅极导体的片状凹形沟道栅电极，及其形成方法。
背景技术：
随着元件特征尺寸的持续缩小，导因于栅极沟道长度缩小所造成的短沟道效应(short channel effect, SCE)已经阻碍了集成电路芯片的性能。为了解决这个问题,业界已经进行了许多努力，例如，减少栅极氧化层介质的厚度，或是增加源/漏极的掺杂浓度。然而，这些方法亦会产生影响数据传输速度与元件可靠性的副作用，因此并不切实际。业界一种新开发的凹入式栅极金氧半导体(MOS)晶体管则成为目前最有前途的一种技术。在动态随机存取存储器(DRAM)中，凹入式栅极技术可以用于提高内存芯片的完整性。在通常的情况下，凹入式栅极金氧半导体晶体管具有形成位在经由刻蚀基材所得凹槽 的侧壁和底部上面的栅极绝缘层，而不同于平面式栅极晶体管，其具有形成在基材平面上的栅电极。然而，在建构凹入式栅极晶体管的过程中会遇到某些问题。例如，为了形成凹入式栅极晶体管，会先进行第一次光刻和蚀刻工艺，在半导体基材中刻蚀出栅极沟渠。以栅极材料层填入栅极沟渠后，又会再进行第二次光刻和刻蚀工艺来定义位于凹入式栅极上的栅极导体。如此，凹入式栅极金氧半导体晶体管的凹入式栅极和栅极导体之间容易发生对准误差，从而影响设备的产量。
发明内容
因此，本发明提供了一个片状凹形沟道栅电极及其形成方法，其中的凹入式栅极可以精确地与栅极导体对齐。根据本发明，提供形成片状凹形沟道栅电极的方法，首先，提供具有阵列区域和周边区域的基材。在阵列区域中形成第一沟渠。然后，在基材上形成栅极介电层和第一导电层，其至少填入第一沟渠中。接下来，在阵列区域的第一导电层中形成第二沟渠，其中第二沟渠与第一沟渠对齐。随后，在第二沟渠的侧壁上形成间隙壁。再来，在第二沟渠中形成第二导电层。根据本发明，其进一步提供了片状凹形沟道栅电极，包括基材、栅极介电层、第一导电层与第二导电层。基材具有第一沟渠。栅极介电层位于第一沟渠的表面，而第一导电层嵌入第一沟渠中。第二导电层位于第一导电层上，并与第一导电层在主表面上对齐，其中第二导电层底部表面积实质上小于第二导电层的顶部表面积。本发明提出的第二导电层(栅极导体)和间隙壁，两者都包括倾斜的(tapered)结构，可以用来改善传统凹入式栅极中凹入式栅极(第一导电层)和栅极导体(第二导电层)之间严重对准误差的问题。
图I至图9绘示出形成本发明片状凹形沟道栅电极的方法的示意图。其中，附图标记说明如下300基材317弯曲表面301主要表面318阻障层302浅沟渠隔离结构320金属层304阵列区域321顶面
306周边区域322第二导电层308第一沟渠323底面310栅极绝缘层324栅极顶氧化层312第一导电层326掩膜层313顶表面区域330片状凹形沟道栅电极314第二沟渠332周边栅极316间隙壁
具体实施例方式请参考图I至图9，其绘示出本发明形成片状凹形沟道栅电极方法的示意图。正如图I所不，提供基材300。基材300可以是 Iv娃基材，娃外延基材或娃覆绝缘体基材(SOI)0在一个实施例中，基材300具有一个主要表面301，其上界定有阵列区域304和周边区域306。在随后的步骤中，片状凹形沟道栅电极将形成在阵列区域304中，而周边栅极则形成在周边区域306中。如图2所示，多个浅沟渠隔离结构(STI) 302形成在基材300的阵列区域304中。下一步，至少第一沟渠308形成在基材300的阵列区域304中。例如，将光刻胶层(图未示)形成在基材300上，并进行光刻工艺，而在光刻胶层(图未示)中形成了相应的开口(图未示)。然后使用具有相应开口的光刻胶层(图未示)作为掩膜来进行刻蚀工艺，在阵列区域304中形成第一沟渠308。同时，在周边区域306中，基材300则被光刻胶层(图未示)所覆盖和掩蔽，所以在周边区域306中并没有形成相应的结构。如图3所示，将栅极介电层310形成在基材300上，而至少覆盖第一沟渠310的表面。在一个实施例中，栅极介电层310可以经由沉积工艺所形成，例如化学气相沉积法(CVD)、物理气相沉积(PVD)、或如原位水气生成法(ISSG)的氧化过程。接下来，将第一导电层312形成在栅极介电层310上，又完全填入了第一沟渠308中。在一个优选实施例中，第一导电层312包括多晶娃。如图4所示，至少一个第二沟渠314形成在阵列区域304的第一导电层312中。每个第二沟渠314都对齐第一沟渠308而暴露出在第一沟渠308中第一导电层312的顶表面区域313。在一优选实施例中，第二沟渠314的底部表面是等于或略大于在第一沟渠308中第一导电层312的顶表面区域313。同样地，在形成第二沟渠314时，在周边区域306中的基材300会被掩蔽，所以在周边区域306的第一导电层312中并没有形成相应的结构。下一步，如图5所示，有着弯曲表面317的间隙壁316形成在第二沟渠314的侧壁上。例如，氮化硅层(图未示)沉积在基材300上。进行一刻蚀工艺，以各向异性的干刻蚀法为优选，来形成间隙壁316。值得注意的是，间隙壁316上的弯曲表面317向内面对第二沟渠314的中心，从而形成从底部向顶部缩小的一个倾斜结构。正如图5所示，第一导电层312的顶表面区域313的一部分被间隙壁316所覆盖，而顶表面区域313的另一部分(中央部分)则是暴露出来。如图6所示，形成第二导电层322填入第二沟渠314中。在一个实施例中，第二导电层322包括阻障层318和金属层320。阻障层318是共形地顺应形成在间隙壁316的曲面317上，并直接接触第一导电层312的顶表面区域313。阻障层318可以是氮化钛(TiN)层，氮化钽(TaN)层或者其组合。接下来，金属层320形成在基材300上，而完全填满第二沟渠314。金属层320是一种低电阻层，其中可包括，例如，金、银、铜、铝、钨、钥、钛、钽、或其氮化物，或其氧化物，或其合金。在一优选实施例中，金属层320包括提供良好导电性的钨。如图7所示，进行回蚀工艺来移除第二沟渠314以外的第二导电层322。在一优选实施例中，第二沟渠314中的第二导电层322顶部会被进一步移除。接下来，栅极顶氧化层324，如SiO2层，形成在基材300上而填入第二沟渠314中。然后掩膜层326，如氮化硅层，形成在栅极顶氧化层324上。在周边区域306中，因为那里是没有形成在基材300中的第一沟渠308和第二沟渠314，所以掩膜层326、栅极顶氧化层324、金属层320、阻障层318、第二导电 层312与栅极介电层310现在依序位在基材300上，并准备在随后的步骤中成为周边栅极。如图8所示，掩膜层326、栅极顶氧化层324、金属层320与阻障层318被图案化。在周边区域306中，根据周边栅极的布局图案来图案化这些层结构。在阵列区域304中，除了在第二沟渠314内的部分以外，这些层都被移除掉。也就是说，第二沟渠314中填满了第二导电材料322和栅极顶氧化层324。栅极顶氧化层324成为位于第二导电层322上的帽盖层。下一步，如图9所示，进行刻蚀工艺移除在基材300上的第一导电层312。在阵列区域304中，第一沟渠308以外的第一导电层312被移除了。同时，在周边区域的306中，第一导电层312的一部分则是使用掩膜层326来加以移除。片状凹形沟道栅电极330现在形成在阵列区域304中，而周边栅极332现在形成在周边区域306中。正如图9所示，在阵列区域304中，在第一沟渠308中的第一导电层312现在成为片状凹形沟道栅电极330的凹入式栅极，第二导电层322成为片状凹形沟道栅电极330的栅极导体(RC)。在周边区域306中，第一导电层312和第二导电层322共同形成了一个周边栅极332。相关的半导体步骤，如掺杂步骤形成的源/漏区，可后续进行。这些工艺是众所周知的，故不加以详细描述。如图9所示，在阵列区域304中的片状凹形沟道栅电极330包括基材300，栅极绝缘层310，第一导电层312，第二导电层322和间隙壁316。第一沟渠308 (未示于图9中)位在基材300中。栅极介电层310位在第一沟渠308的表面上,而第一导电层312嵌在第一沟渠308中。第二导电层324位在基材300的主要表面301上，并与第一导电层312对齐。间隙壁316位在第二导电层322的侧壁表面上,并包括第二导电层322,形成了一个“内部间隙壁结构”。内部间隙壁316包括向内面对第二导电层322的曲面317，从而形成一个从底部向顶部缩小的倾斜结构。第二导电层322有一个相对间隙壁316的对应倾斜结构，也就是说，第二导电层322是从顶面321向底部缩小。第二导电层322的底面323的面积小于第二导电层322的顶面321的面积。由于第二导电层322相应地形成在间隙壁316的曲面317上，第二导电层322可以精确地通过控制间隙壁316的厚度，例如通过调整沉积步骤及/或形成间隙壁316刻蚀步骤的参数，而调整与第一导电层312对齐。正如图9所示，因为第二导电层322的底面面积323比第一导电层312的顶面面积313来的小，间隙壁316可以确保第二导电层322直接接触第一导电层312，使得第一导电层312与第二导电层322之间的对齐较为容易。再者，由于第二导电层322的底面323表面积较小并远离角落A，其在基材300中有较高的电场，本发明的片状凹形沟道栅电极330可以减低角落A的较高电场经常产生的栅致漏极泄漏电流(GIDL)。还有，第二导电层322最好是金属制成的，所以即使在第二导电层322的底面323面积比较小，导电性不会受到严重影响。综上所述，本发明提供了一种片状凹形沟道栅电极及其形成方法。本发明提出了第二导电层(栅极导体)和间隙壁，两者都包含倾斜结构，来改善传统凹入式栅极中凹入式栅极(第一导电层)和栅极导体(第二导电层)之间严重的对准误差的问题。再者，当在阵列区域中形成片状凹形沟道栅电极时，还可以同时在周边区域中形成周边栅极，从而简化了制备方法。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修·改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.ー种形成片状凹形沟道栅电极的方法，其特征在于，包含 提供具有ー阵列区域和一周边区域的基材； 在所述阵列区域中形成一第一沟渠； 在所述基材上形成一栅极介电层和一第一导电层，而至少填入所述第一沟渠中； 在所述阵列区域的所述第一导电层中形成一第二沟渠，其中所述第二沟渠与所述第一沟渠对齐； 在所述第二沟渠的一侧壁上形成一间隙壁；以及 在所述第二沟渠中形成一第二导电层。
2.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，在形成所述第二导电层后，所述第二导电层底部表面积实质上小于所述第二导电层的顶部表面积。
3.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，在形成所述第二导电层后，所述第二导电层底部表面积实质上小于所述第一导电层的顶部表面积。
4.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，形成所述间隙壁的步骤包括一干式刻蚀步骤。
5.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在干，进ー步包括 移除所述第二沟渠中所述第二导电层的ー顶部；以及 形成ー帽盖层，以至少填入所述第二沟渠中。
6.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在干，进ー步包括移除在所述阵列区域中所述第一沟渠外的所述第一导电层。
7.根据权利要求6所述的形成片状凹形沟道栅电极的方法，其特征在干，在移除所述阵列区域中的所述第一导电层时，同时图案化在所述周边区域的所述第一导电层。
8.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，形成所述第ー沟渠和所述第二沟渠时，所述周边区域被掩蔽。
9.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，所述第一导电层包括多晶硅。
10.根据权利要求I所述的形成片状凹形沟道栅电极的方法，其特征在于，形成所述第ニ导电层的步骤包括 顺应地在所述第二沟渠中形成一阻障层；以及 形成位于所述阻障层上的一金属层，以至少填入所述第二沟渠中。
11.根据权利要求10所述的形成片状凹形沟道栅电极的方法，其特征在干， 所述阻障层包括氮化钛或氮化钽。
12.根据权利要求10所述的形成片状凹形沟道栅电极的方法，其特征在干， 所述金属层包括钨。
13.一种片状凹形沟道栅电极，其特征在于，包括 具有ー个主要表面的基材，其具有一第一沟渠； 栅极介电层，位于所述第一沟渠的一表面； 第一导电层，嵌入所述第一沟渠中；以及 第二导电层，位于所述第一导电层上，并与所述第一导电层对齐，其中所述第二导电层底部表面积实质上小于所述第二导电层的顶部表面积。
14.根据权利要求13所述的片状凹形沟道栅电极，其特征在于，所述第二导电层底部表面积实质上大于所述第一导电层的顶面表面积。
15.根据权利要求13所述的片状凹形沟道栅电极，其特征在干，进ー步包括位于所述第二导电层侧壁表面的ー间隙壁。
16.根据权利要求13所述的片状凹形沟道栅电极，其特征在干，进ー步包括位于所述第二导电层上的ー帽盖层。
17.根据权利要求13所述的片状凹形沟道栅电极，其特征在于，所述第一导电层包括多晶娃。
18.根据权利要求13所述的片状凹形沟道栅电极，其特征在于，所述第二导电层包括一阻障层和ー金属层。
19.根据权利要求13所述的片状凹形沟道栅电极，其特征在于，所述阻障层具有ー个U形结构。
20.根据权利要求13所述的片状凹形沟道栅电极，其特征在于，所述阻障层包括氮化钛或氮化钽，而金属层包括鹤。
全文摘要
本发明公开了一种片状凹形沟道栅电极，包括基材、栅极介电层、第一导电层与第二导电层。基材具有第一沟渠，栅极介电层位于第一沟渠的表面，而第一导电层嵌入第一沟渠中。第二导电层位于第一导电层上，并与第一导电层在主表面上对齐，其中第二导电层底部表面积实质上小于第二导电层的顶部表面积。本发明还提供了一个形成片状凹形沟道栅电极的方法。
文档编号H01L21/28GK102800579SQ20121015882
公开日2012年11月28日 申请日期2012年5月21日 优先权日2011年5月27日
发明者吴铁将, 陈逸男, 刘献文 申请人:南亚科技股份有限公司