具有混合沟道材料的场效应晶体管的制作方法
【专利摘要】本发明提供了在相同的CMOS电路中使用不同沟道材料的技术。在一个方面，制造CMOS电路的方法包括以下步骤。提供具有在绝缘体上的第一半导体层的晶片。STI被用于将第一半导体层划分为第一有源区和第二有源区域。凹陷在所述第一有源区中的第一半导体层。在所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种Ⅲ族元素和至少一种Ⅴ族元素的材料。使用所述第二半导体层作为用于n-FET的沟道材料在所述第一有源区中形成所述n-FET。使用所述第一半导体层作为p-FET的沟道材料在所述第二有源区中形成所述p-FET。
【专利说明】具有混合沟道材料的场效应晶体管
【技术领域】
[0001]本发明涉及一种互补金属氧化物半导体(CMOS)电路，以及更特别地，涉及在相同的CMOS电路内采用不同沟道材料的技术。
【背景技术】
[0002]由于其良好的电子输运性质，II1-V材料(即，包括至少一种III族元素和至少一种V族元素的材料)已经被提出作为未来几代互补金属氧化物半导体(CMOS)电路。然而，在场效应晶体管中怎么使用II1-V材料仍然有些挑战。例如，具有II1-V材料的P沟道FET没有良好的界面质量，没有好的空穴迁移率。这些缺陷目前为止阻碍了 II1-V材料在CMOS电路的广泛应用。
[0003]因此，允许将没有上述缺点的允许II1-V材料集成在CMOS电路中的技术是希望的。
【发明内容】
[0004]本发明提供了一种可以在相同的互补金属氧化物半导体(CMOS)电路中使用不同沟道材料的技术。在本发明的一个方面，提供了一种制造CMOS电路的方法。该方法包括以下步骤。提供具有在绝缘体上的第一半导体层的晶片。浅沟槽隔离被用来将第一半导体层划分为至少两个部分，该至少两个部分中的一个作为电路的第一有源区，该至少两个部分中的另一个作为电路的第二有源区域。凹陷在所述第一有源区中的第一半导体层。在所述第一有源区中已经被凹陷的所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种III族元素和至少一种V族元素的材料。使用所述第二半导体层作为用于η-沟道场效应晶体管(n-FET)的沟道材料在所述第一有源区中形成所述n_FET。使用所述第一半导体层作为用于P沟道场效应晶体管(P-FET)的沟道材料在所述第二有源区中形成所述p-FET。
[0005]在本发明的另一方面，提供了一种CMOS电路。所述CMOS电路包括具有在绝缘体上的第一半导体层的晶片，其中，所述第一半导体层被划分为至少两个部分，所述至少两个部分中的一个作为所述电路的第一有源区以及所述至少两个部分中的另一个作为所述电路的第二有源区域，并且其中与所述第二有源区相比，所述第一有源区中的所述第一半导体层被凹陷；在所述第一有源区中的所述第一半导体层上的第二半导体层，所述第二半导体层包括具有至少一种III族元素和至少一种V族元素的外延材料；形成在所述第一有源区中的n-FET，其中所述第二半导体层作为所述n-FET的沟道；以及形成在所述第二有源区中的P-FET，其中所述第一半导体层作为所述p-FET的沟道。
[0006]通过参考下面的详细说明和附图将更能完全的理解进一步的特征和本发明的优点。
【专利附图】
【附图说明】
[0007]图1是根据本发明的实施例的示例了用于制造互补金属氧化物半导体(CMOS)电路的起始结构，即具有在绝缘体上的第一半导体层的晶片，的横截面图；
[0008]图2是根据本发明的实施例的示例了在晶片中已形成的两个有源区(有源区域I和有源区域II)的横截面图；
[0009]图3是根据本发明的实施例的示例了在有源区域中的已凹陷的第一半导体层的横截面图；
[0010]图4是根据本发明的实施例的示例了在凹陷的第一半导体层之上在有源区内已外延生长的含有II1-V材料的第二半导体层的横截面图，其中第二半导体层将作为在有源区域I中的沟道材料以及第一半导体层将作为在有源区域II中的沟道材料；
[0011]图5是根据本发明的实施例的示例了在第一和第二半导体之上已形成的栅极电介质、在栅极电介质上已形成的栅极和在栅极的相对侧上已形成的隔离物的横截面图；
[0012]图6是根据本发明的实施例的示例了已形成在有源区域I和有源区域II中的每一个中的源极/漏极扩展区的截面图；
[0013]图7是根据本发明的实施例的示例了已被扩展以形成源极和漏极区的源极/漏极扩展区的横截面图；
[0014]图8是根据本发明的实施例的示例了已形成到源极和漏极区的导电接触的剖面图。
【具体实施方式】
[0015]本文提供的是在单一互补金属氧化物半导体(CMOS)电路中集成不同的沟道的材料的技术。用这样的混合设计，诸如II1-V材料的沟道材料可以被采用，例如，作为η沟道场效应晶体管(nFET)沟道材料，从而利用这些材料的有益的特性(例如电子输运特性)。然而，在本配置中，不同的沟道材料，例如锗(Ge)，可用于电路中的P沟道FET (pFET)，从而同时避免了与II1-V材料和pFET相关联的上述界面质量和空穴迁移率的问题。以该这种方式，两个FET可以体验高沟道载体迁移率的优点。图1-8是示出用于制造采用混合沟道材料设计的CMOS电路的示例性方法。
[0016]图1是示例用于制造过程的起始结构，即具有在绝缘体102b上的半导体层102a的晶片102(即，晶片102是绝缘体上半导体(SOI)晶片)的横截面图。在一般情况下，绝缘体上半导体硅片包括由掩埋氧化物或BOX从衬底分离的半导体材料。为便于描绘，衬底未在本图中示出。
[0017]根据示例性实施例中，半导体层102a从锗(Ge)形成，S卩，晶片102是绝缘体上锗晶片，以及绝缘体102b，例如Β0Χ，是氧化物，如氧化锗。例如与硅(Si)相比，Ge提供了有利的迁移率特性，但如果需要的话，可替代地使用除Ge之外的诸如硅或硅锗(SiGe)的半导体材料。
[0018]根据示例性实施例中，该半导体层102A的厚度为约20纳米(nm)至约50纳米。几个不同的绝缘体上半导体晶片配置(例如，绝缘体上锗晶片)是市售的。在这种情况下，需要减薄半导体层，以实现对半导体层102a的希望厚度。仅通过示例的方式，蚀刻工艺，如化学机械抛光(CMP)或之后是氧化物剥离的氧化，如本领域已知的，也可以被采用以实现半导体层的希望厚度。
[0019]接着，如图2所示，使用用于将半导体层102a划分成至少两个部分的标准浅沟槽隔离(STI)技术，在半导体层102a中形成至少两个有源区。该部分中的第一个，即“第一部分”，对应于有源区中的第一个，即“第一有源区”，以及该部分中的第二个对应于“第二部分”即“第二有源区”。
[0020]在一般情况下，STI工艺包括通过使用例如反应离子蚀刻(RIE)工艺蚀刻一个或多个沟槽穿过半导体材料层(即穿过半导体层102a)，使得该沟槽到达绝缘体(即，绝缘体102b)。沟槽，然后被填充介电材料，例如氧化物。任何过量的介电材料可使用湿式蚀刻技术去除。在这种情况下，电介质材料(标记为“STI介电填充”)隔离晶片中的第一有源区与第二有源区。
[0021]在图2所示的例子中，两个有源区域(标记为“有源区I”和“有源区II”)已被限定。然而，这种特定的配置被示出仅用于说明目的，但应该理解的是，根据本技术，可形成比所示出的更多的有源区域，其中有源区的数量可取决于被制造的电路的特定要求而变化。
[0022]根据本发明的示例性实施例中，n-FET将被形成在有源区域中的一个中以及和P-FET将被形成在另一有源区中。任意地，在附图和下面的描述中，n-FET将被形成在有源区域I中和P-FET将被形成在有源区域II中。但是，这是只是一个任意指定，FET可以形成在任一区域中。
[0023]通常，FET包括通过沟道互连的源极区和漏极区。在沟道之上的栅极通过沟道调节电子流。栅极通常通过栅极电介质与沟道分离。合适的栅/栅电介质材料将在下面进行详细说明。
[0024]然后凹陷在有源区I中的半导体层102a。参见图3，如以上所强调的，n_FET将被形成在有源区I中。根据本发明的示例性实施例中，使用蚀刻工艺，例如化学机械抛光，凹陷在有源区中的半导体层102a。该蚀刻可基于该凹陷的半导体层102a的期望的结束厚度而终止。例如，本领域中已知的硬掩模(未示出)可被沉积在两个有源区中半导体层102a上。合适的硬掩模材料包括但不限于氧化物或氮化物(例如氮化硅)材料，其厚度为约5nm至约10nm。使用标准光刻技术(例如，使用本领域中已知的构图的光致抗蚀剂层)构图硬掩模，使得硬掩模在构图后仅保留在有源区域II之上。此构图硬掩模的构图工艺可以包括标准的湿法蚀刻或反应离子蚀刻(RIE)工艺。像上面描述的那样，然后在有源区I中凹陷有源区I的半导体层102a中凹陷。在有源区I中在凹陷的半导体层102a上执行外延II1-V材料的外延生长之后，覆盖有源区II的硬掩模优选被除去，见图4，这样，外延生长将被限制到暴露的有源区I。如上所述，该硬掩模可以使用标准的湿法蚀刻或反应离子蚀刻(RIE)工艺去除。
[0025]根据另一示例性实施例，如本领域已知的一系列的氧化/氧化物剥离的步骤，可以被用来增加地减少在有源区I中的半导体层102a的厚度。仅通过举例，在进行凹陷之后的有源区I中的半导体层102a的产生的厚度是从约5nm到约15nm，例如，从约1nm到约15nm。在该氧化工艺之前，硬掩模(未示出)可以通过与上述描述相同的方式形成，以掩蔽/保护有源区域II中的半导体层102a并将后续外延生长(参见图4)限制到暴露的有源区
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[0026]如图4所示，在有源区域中在该区域中的凹陷的半导体层102a之上进行，由(与半导体层102a)不同的半导体材料构成的半导体层402(标记为“外延II1-V材料”)的外延生长。根据示例性实施例中，半导体层402是由II1-V材料构成。
[0027]如本文中使用的II1-V族材料，是指包括至少一种III族元素和至少一种V族元素的材料。仅举例来说，合适的II1-V材料包括但不限于锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、锑化镓、砷化镓、砷磷化镓、砷铺磷化镓铟、氮化镓、磷化镓、铺化铟、砷化铟、砷铺磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和/或包括上述材料中的至少一种的组合。
[0028]根据本发明的示例性实施例中，使用分子束方法在有源区I中外延生长II1-V材料以形成半导体层402。分子束外延(MBE)对于本领域的技术人员是众所周知的。在一般情况下，分子束外延在真空(如在真空室中)下进行，其中包含在分开的喷射基元中的组成元素被加热，直到元素升华。所产生的气态元素然后凝结在目标衬底上。在这种情况下，组成兀素是II1-V材料。
[0029]利用这种方法，可在有源区域I中形成上面引用的II1-V材料的薄膜，其中生长被限制在凹陷的半导体层102a中(参见上文)。在有源区域I中沉积的II1-V材料可以被沉积为单层或多层，每层含有II1-V材料。因此，半导体层402可以由II1-V材料的单个层或者由可选地每一层含有II1-V材料的(层叠配置的)多个层构成。
[0030]在有源区域I中，可以使用蚀刻工艺去除生长的过量的外延II1-V材料。合适的蚀刻工艺包括但不限于化学机械抛光(CMP)方法。诸如CMP的方法是有利的，因为它提供了一个平坦的平面的表面，在该表面上，该器件的各种其它部件可随后创建(如下文所述)。
[0031]结果是具有在有源区I和在有源区域II中的两种不同的沟道材料的晶片，即，由II1-V材料构成的半导体层402对由锗构成的半导体层102a，现在可以分别在其上制造n-FET和p-FET。如本文所用的，术语“混合”是指相同的CMOS电路内的多个不同沟道的材料的该使用，即，在有源区域I中的一种沟道材料I和在有源区域II中的另一种沟道的材料。现在已经制造出具有混合沟道材料的晶片，下面列出的工艺的其余部分仅仅是示例性的，并且可以由本领域技术人员中的一个相应地变化，给出本发明的教导，可以用于各种不同的应用。
[0032]如图5所示，在有源区域I和有源区域II中的各个沟道材料(分别地，半导体层402(II1-V材料)和半导体层102a(锗))上形成栅极绝缘层。取决于例如将采用的栅极的类型，栅极电介质的特性(如组成、厚度等)可以对于每个区域变化。可选地，相同的栅电介质可以在这两个区域被采用。
[0033]通过举例的方式，如果形成金属栅极(见下文)，高k栅电介质可以被采用。然而，如果掺杂的多晶硅(多晶Si)栅极被使用(见下文)，氧化物栅极电介质可被采用。此外，根据本技术，在相同的电路中采用不同的栅极材料。例如，形成在所述有源区域I中的栅极可以是金属栅极而形成在有源区域II中的栅极可以是掺杂的多晶硅栅极，反之亦然。任选地，同一类型的栅极，即，金属或多晶Si，可形成在两个区域中。
[0034]因此，在该步骤中，合适的栅极介电材料被沉积在有源区I和有源区域II 二者中的沟道材料上，以形成栅极电介质502和504。正如上文所强调的，合适的栅极材料包括，但不局限于，用于金属栅极的高k栅极介电材料(如氧化铪(HfO2))和用于掺杂的多晶硅栅极的氧化物(如二氧化硅(S12))。在相同的栅极电介质是用于在这两个区域的最简单的情况下，栅极电介质材料可以被均厚(blanket)沉积在晶片上，然后构图以从除了沟道材料之上的希望位置的那些区域之外的所有区域去除栅极电介质材料。类似地，当在每个有源区中采用不同的栅极电介质材料时，第一栅极介电材料可以被均厚沉积在晶片上，然后被构图，以从除了有源区中沟道材料之上的希望位置的那些区域之外的所有区域去除第一栅极介电材料。接着，第二栅极介电材料可以被均厚沉积在晶片(和第一栅极介电材料)之上，然后被构图，以从除了另一有源区中沟道材料之上的希望位置的那些区域之外的所有区域去除该第二栅极介电材料。
[0035]适合的栅极材料然后被沉积在栅极介电层之上并被构图以在外延II1-V材料(有源区域I)和Ge (有源区域II)之上的栅极电介质502和504上分别形成栅极506和508。半导体层402(II1-V材料)和半导体层102a(Ge)将作为FET的沟道区。如上文强调的，合适的栅极材料包括但不限于金属(如铝、镍、钼)或掺杂的多晶Si。在相同的栅极材料的使用在这两个区域的最简单的情况下，给定的栅极材料可以被均厚沉积在晶片之上，然后被构图，以从除了栅极电介质之上的希望位置的那些区域之外的所有区域去除栅极材料。
[0036]在不同的栅极材料被用在每个有源区中时，第一栅极材料(例如金属或多晶Si)可以被均厚沉积在晶片上，然后被构图，以从除了有源区域中的栅极电介质之上的希望位置的那些区域之外的所有区域去除第一栅极材料。接着，第二栅极材料可以被均厚沉积在晶片(和第一栅极材料)之上，然后被构图，以从除了另一有源区域中的栅极电介质之上的希望位置的那些区域之外的所有区域去除该第二栅极材料。
[0037]间隔物形成在每个栅极506和508的相对侧上，参见图5，其中，间隔物510被形成在栅极506的相对侧上以及间隔物512被形成在栅极508的相对侧上。根据示例性实施例，间隔物510和512每个都由氮化物材料，如氮化硅(SiN)形成。根据一个示例性实施例中，间隔物材料(如SiN)被均厚沉积在晶片上，然后被构图(例如，使用RIE)，以形成间隔物 510 和 512。
[0038]源极/漏极扩展区602和604然后被分别形成在有源区域I和有源区域II中。参见图6，根据示例性实施例中，源极/漏极扩展区602和604通过使用例如用于η沟道FET的磷或砷以及用于P沟道FET的硼的常规源极/漏极扩展注入技术形成。
[0039]传统的源极/漏极注入技术随后被用于形成源极区和漏极区702和704，参见图
7。如以上所提供的，磷或砷是用于η沟道FET的合适的掺和硼是用于P沟道FET的合适的掺杂剂。
[0040]导电接触802和804被形成到源极区和漏极区。参见图8，根据示例性实施例中，导电接触802和804由金属，如镍和/或钼制成。接触802和804可以使用常规的剥离工艺来形成。
[0041]虽然本发明的示意性实施例已在本文中描述的，但是应当理解，本发明并不限于那些精确的实施例，以及各种不同的改变和修改可以由本领域技术人员在不偏离本发明范围的情况下做出。
【权利要求】
1.一种用于制造互补金属氧化物半导体(CMOS)电路的方法，其包括以下步骤: 提供具有在绝缘体上的第一半导体层的晶片； 使用浅沟槽隔离将所述第一半导体层划分为至少两个部分，其中所述至少两个部分中的一个作为所述电路的第一有源区，所述至少两个部分中的另一个用作所述电路的第二有源区； 凹陷在所述第一有源区中的所述第一半导体层； 在所述第一有源区中已经被凹陷的所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种III族元素和至少一种V族元素的材料； 使用所述第二半导体层作为用于η-沟道场效应晶体管(n-FET)的沟道材料在所述第一有源区中形成所述n-FET; 使用所述第一半导体层作为用于P沟道场效应晶体管(P-FET)的沟道材料在所述第二有源区中形成所述P-FET。
2.根据权利要求1所述的方法，其中，所述第一半导体层包括锗。
3.根据权利要求1所述的方法，其中，所述绝缘体包括氧化物。
4.根据权利要求1所述的方法，其中，使用浅沟槽隔离将所述第一半导体层划分为所述至少两个部分的所述步骤包括以下步骤: 穿过所述第一半导体层蚀刻一个或多个沟槽；以及 用介电质填充所述沟槽
5.根据权利要求1的方法，其中在所述第一有源区中凹陷所述第一半导体层到从约5nm至约15nm的厚度。
6.根据权利要求1所述的方法，其中，所述第二半导体层包括选自锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、铺化镓、砷化镓、砷磷化镓、砷铺磷化镓铟、氮化镓、磷化镓、铺化铟、砷化铟、砷铺磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和包括上述材料中的至少一种的组合的材料。
7.根据权利要求1的方法，其中，使用分子束外延在所述第一有源区中的所述第一半导体层之上外延生长所述第二半导体层。
8.根据权利要求1所述的方法，进一步包括以下步骤: 在所述第一有源区中的所述第一半导体层之上外延生长所述第二半导体层之后平坦化所述第二半导体层。
9.根据权利要求8的方法，其中，使用化学-机械抛光平坦化所述第二半导体层。
10.根据权利要求1的方法，其中在所述第一有源区中形成所述n-FET的步骤包括以下步骤: 在第二半导体层上形成n-FET栅极电介质； 在所述n-FET栅极电介质上形成n-FET栅极； 在所述n-FET栅极的相对侧上形成间隔物；以及 在所述第二半导体层中形成源极区和漏极区。
11.根据权利要求1的方法，其中在所述第二有源区中形成所述P-FET的步骤包括以下步骤: 在所述第一半导体层上形成P-FET栅极电介质； 在所述p-FET栅电介质上形成p-FET栅极； 在所述P-FET栅极的相对侧上形成间隔物；以及 在所述第一半导体层中形成源极区和漏极区。
12.根据权利要求10的方法，其中所述n-FET栅极包括金属栅极或掺杂的多晶硅栅极。
13.根据权利要求11的方法，其中所述P-FET栅极包括金属栅极或掺杂的多晶硅栅极。
14.一种CMOS电路，包括: 具有在绝缘体上的第一半导体层的晶片，其中，所述第一半导体层被划分为至少两个部分，所述至少两个部分中一个作为所述电路的第一有源区以及所述至少两个部分中的另一个作为所述电路的第二有源区域，并且其中与所述第二有源区相比，所述第一有源区中的所述第一半导体层被凹陷； 在所述第一有源区中的所述第一半导体层上的第二半导体层，所述第二半导体层包括具有至少一种III族元素和至少一种V族元素的外延材料； 形成在所述第一有源区中的n-FET，其中所述第二半导体层作为所述n-FET的沟道；以及 形成在所述第二有源区中的P-FET，其中所述第一半导体层作为所述p-FET的沟道。
15.根据权利要求14CM0S电路，其中，所述第一半导体层包括锗。
16.根据权利要求14所述的CMOS电路，其中，所述第二半导体层包括选自锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、铺化镓、砷化镓、砷磷化镓、砷铺磷化镓铟、氮化镓、磷化镓、铺化铟、砷化铟、砷锑磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和包括上述材料中的至少一种的组合的材料。
17.根据权利要求14所述的CMOS电路，其中，所述n-FET包括: 在所述第二半导体层上的n-FET栅极电介质； 在所述n-FET栅电介质上的n-FET栅极； 在所述n-FET栅极的相对侧上的间隔物；以及 形成在所述第二半导体层中的源极区和漏极区。
18.根据权利要求17的CMOS电路，其中，所述n-FET栅极包括金属栅极或掺杂的多晶娃栅极。
19.根据权利要求14所述的CMOS电路，其中，所述p-FET包括: 在所述第一半导体层上的P-FET栅极电介质； 在所述P-FET栅电介质上的p-FET栅极； 在p-FET栅极的相对侧上的间隔物；以及 形成在所述第一半导体层中的源极区和漏极区。
20.根据权利要求19的CMOS电路，其中，所述p-FET栅极包括金属栅极或掺杂的多晶娃栅极。
21.根据权利要求的14的CMOS电路，其中，所述绝缘体包括氧化物。
【文档编号】H01L21/8238GK104350597SQ201280061803
【公开日】2015年2月11日 申请日期:2012年11月7日 优先权日:2011年12月15日
【发明者】郭德超, 汉述仁, E·W·基维拉, 徐崑庭 申请人:国际商业机器公司