半导体器件及其形成方法
【专利摘要】一种半导体器件及其形成方法，其中所述半导体器件的形成方法包括：提供基底，所述基底表面具有介质层，所述介质层表面具有半导体层，所述半导体层内具有暴露出介质层表面的第一开口；在所述第一开口的侧壁表面形成应力层；在形成应力层之后，刻蚀位于第一开口两侧的部分半导体层直至暴露出介质层，在所述第一开口两侧分别形成与所述应力层相接触的鳍部；在所述鳍部两侧的介质层表面分别形成背栅结构和主栅结构，所述背栅结构与所述应力层相接触，所述主栅结构与所述鳍部的侧壁相接触，且所述主栅结构与应力层相对。所形成的半导体器件性能改善。
【专利说明】半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种半导体器件及其形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
[0003]为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，请参考图1，图1是现有技术的鳍式场效应管的剖面结构示意图，图2是图1在AA’方向上的剖面结构示意图，包括:
[0004]半导体衬底10 ;位于所述半导体衬底10表面的鳍部11，所述鳍部11的材料为硅、锗或硅锗；位于所述半导体衬底10和部分鳍部11侧壁表面的绝缘层12 ;位于所述绝缘层12表面、以及鳍部11的顶部和侧壁表面的栅介质层14 ;位于所述栅介质层14表面的栅电极层15 ;位于所述栅介质层14和栅电极层15两侧的鳍部11内的源区和漏区16 ;所述鳍部11的顶部和侧壁与栅介质层14相接触的部分成为沟道区。
[0005]然而，随着工艺节点的进一步缩小，现有的鳍式场效应管依旧容易产生漏电流，导致鳍式场效应管性能不稳定。
[0006]更多关于鳍式场效应管的相关资料请参考专利号为US7317230B2的美国专利文件。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件及其形成方法，提高鳍式场效应管的性能，并使所述鳍式场效应管的阈值电压控制更为灵活。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供基底，所述基底表面具有介质层，所述介质层表面具有半导体层，所述半导体层内具有暴露出介质层表面的第一开口 ；在所述第一开口的侧壁表面形成应力层；在形成应力层之后，刻蚀位于第一开口两侧的部分半导体层直至暴露出介质层，在所述第一开口两侧分别形成与所述应力层相接触的鳍部；在所述鳍部两侧的介质层表面分别形成背栅结构和主栅结构，所述背栅结构与所述应力层相接触，所述主栅结构与所述鳍部的侧壁相接触，且所述主栅结构与应力层相对。
[0009]可选的，所述半导体层的材料为硅，所述应力层的材料为硅锗或碳化硅，所述应力层的厚度为5纳米?30纳米。
[0010]可选的，所述应力层的形成工艺为选择性外延沉积工艺。
[0011]可选的，所述第一开口的形成工艺为:在半导体层表面形成第一掩膜层，所述第一掩膜层内具有暴露出部分半导体层表面的第二开口 ；以所述第一掩膜层为掩膜，刻蚀所述半导体层直至暴露出介质层为止。
[0012]可选的，所述鳍部的形成工艺为:在形成应力层之后，扩大所述第二开口的尺寸，并暴露出所述第二开口底部的半导体层表面；在扩大所述第二开口的尺寸之后，在所述第一开口和第二开口内形成第二掩膜层，所述第二掩膜层的材料与第一掩膜层的材料不同；去除所述第一掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述半导体层直至暴露出介质层为止，并去除所述第二掩膜层。
[0013]可选的，所述扩大所述第二开口的尺寸的工艺为各向同性的湿法刻蚀工艺。
[0014]可选的，所述第一掩膜层的材料氮化硅，所述第二掩膜层的材料为氮氧化硅、氧化硅或有机材料。
[0015]可选的，所述鳍部与主栅结构相接触的侧壁表面的晶面为(111)。
[0016]可选的，所述刻蚀位于第一开口两侧的部分半导体层的工艺包括:各向异性的干法刻蚀工艺、以及所述各向异性的干法刻蚀工艺之后的各向异性的湿法刻蚀工艺。
[0017]可选的，所述背栅结构和主栅结构的形成工艺为:在所述介质层表面、鳍部的侧壁和顶部表面、以及应力层表面形成栅极结构层；去除高于所述鳍部顶部表面的栅极结构层，在所述鳍部两侧的介质层表面分别形成背栅结构和主栅结构。
[0018]可选的，所述栅极结构层包括栅介质层、以及位于所述栅介质层表面的栅电极层。
[0019]可选的，所述栅介质层的材料为氧化硅或氮氧化硅，所述栅电极层的材料为多晶硅；所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属。
[0020]可选的，所述去除高于鳍部顶部表面的栅极结构层的工艺为化学机械抛光工艺或回刻蚀工艺。
[0021 ] 可选的，在所述主栅结构两侧的鳍部内形成源区和漏区。
[0022]可选的，所述鳍部的宽度为5纳米?20纳米。
[0023]可选的，所述第一开口的宽度为20纳米?200纳米。
[0024]可选的，所述基底的材料为硅，所述介质层的材料为氧化硅。
[0025]相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括:基底；位于所述基底表面的介质层；位于所述介质层表面的鳍部；位于所述鳍部一侧的侧壁表面的应力层；位于所述鳍部两侧的介质层表面的背栅结构和主栅结构，所述背栅结构与所述应力层相接触，所述主栅结构与所述鳍部的侧壁相接触，且所述主栅结构与应力层相对。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]位于介质层表面的半导体层内具有暴露出介质层表面的第一开口，在所述第一开口的侧壁表面形成应力层；后续刻蚀形成的鳍部后，使鳍部一侧的侧壁表面具有应力层；所述应力层与鳍部之间由于存在晶格失配而产生应力，所述应力能够传递到鳍部内；之后，在所述鳍部一侧的介质层表面形成主栅结构，所述主栅结构与鳍部的侧壁相接触，而且所述主栅结构与所述应力层相对；由于所述主栅结构用于向所形成的晶体管提供工作电压，因此在所形成的晶体管工作时，所述鳍部与主栅结构相接触的部分能够形成沟道区，而且所述沟道区与应力层相对；所述应力层产生的应力能够传递到所述沟道区，从而提高载流子在沟道区内的迁移率，所形成的半导体器件的短沟道效应得到抑制，漏电流减少，性能稳定。[0028]进一步的，在采用各向异性的干法刻蚀工艺形成鳍部之后，使所形成的鳍部与主栅结构相接触的侧壁表面的晶面为(111)，再对所述鳍部进行各向异性的湿法刻蚀工艺；由于所述各向异性的湿法刻蚀工艺对(111)晶面的刻蚀速率最慢，因此能够使(111)晶面的表面更为光滑；因此，在干法刻蚀形成鳍部之后，采用所述各向异性的湿法刻蚀工艺能够使鳍部的侧壁表面更为光滑；进而，使所述鳍部的侧壁与后续形成的主栅结构之间缺陷较少，进一步减少漏电流，使器件性能稳定。
[0029]所述鳍部一侧的侧壁表面具有应力层，位于所述介质层表面的主栅结构与所述鳍部的侧壁相接触，且与应力层相对；由于所述鳍部与主栅结构相接触的部分能够形成沟道区，而所述应力层能够向所述鳍部提供应力，从而所述应力能够传递到所述沟道区；因此，沟道区内的载流子迁移率提高，使半导体器件的漏电流减少，性能稳定。
【专利附图】
【附图说明】
[0030]图1和图2是现有技术的鳍式场效应管的结构示意图；
[0031]图3至图10是本发明的实施例所述的半导体器件的形成过程的剖面结构示意图。【具体实施方式】
[0032]如【背景技术】所述，现有的鳍式场效应管依旧容易产生漏电流，导致鳍式场效应管性能不稳定。
[0033]经过本发明的发明人研究发现，为了使鳍式场效应管的阈值电压控制更灵活，在形成如图1所示结构之后，还包括:去除高于鳍部11顶部表面的栅电极层15和栅介质层14，在所述鳍部11两侧的绝缘层12表面分别形成主栅和背栅；其中，主栅用于提供晶体管的工作电压，所述鳍部11与主栅相接触的区域成为沟道区；此外，所述背栅能够对鳍部11施加偏压，当所述背栅向鳍部11施加的偏压提高或降低时，能够抬高或降低鳍式场效应管的阈值电压，使器件实现阈值电压的多级选择，所形成的器件应用更为广泛。
[0034]然而，随着工艺节点的缩小，鳍部11与主栅相接触区域也相应缩小，导致沟道区的尺寸减小，容易导致载流子在沟道区发生扩散，进而产生漏电流，使驱动电流减小，偏置温度不稳定(BTI, Bias Temperature Instability),器件的性能变差。
[0035]经过本发明的发明人进一步研究，在鳍部的一侧侧壁表面形成应力层，而后续形成的主栅结构与所述鳍部的另一侧侧壁相接触，且所述主栅结构与所述应力层相对；由于所述应力层能够向鳍部提供应力，而所述鳍部与主栅结构相接触的部分能够形成沟道区，因此所述应力层提供的应力能够传递到沟道区内，从而提高沟道区内的载流子迁移率提闻，使漏电流减少。
[0036]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0037]图3至图10是本发明的实施例所述的半导体器件的形成过程的剖面结构示意图。
[0038]请参考图3，提供基底200，所述基底200表面具有介质层201，所述介质层201表面具有半导体层202，在半导体层202表面形成第一掩膜层203，所述第一掩膜层203内具有暴露出部分半导体层202表面的第二开口 204。
[0039]所述基底200、介质层201和半导体层202为绝缘体上硅衬底(SOI)或绝缘体上锗(GOI)衬底；其中，所述基底200的材料为硅，介质层201的材料为氧化硅，半导体层202的材料为单晶硅，所述半导体层202在后续工艺中用于形成鳍部；在本实施例中，所述半导体层202表面的晶面为(110);当所述半导体层202表面的晶面为(110)时，能够使后续形成的鳍部侧壁表面的晶面为(111);由于各向异性的湿法刻蚀工艺对(111)晶面的刻蚀速率最慢，因此在后续干法刻蚀形成鳍部之后，能够采用各向异性的湿法刻蚀工艺刻蚀鳍部晶面为(111)的侧壁，使所形成的鳍部侧壁表面更为光滑，使所形成的器件性能更为稳定。
[0040]所述第一掩膜层203的材料为氮化娃或氧化娃,所述掩膜层的形成工艺为化学气相沉积工艺，并在所述化学气相沉积工艺之后采用光刻与刻蚀工艺形成第二开口 204 ;所述第一掩膜层203的第二开口 204定义了后续形成的相邻鳍部之间的尺寸，所述第二开口204的尺寸为20纳米?200纳米；此外，所述第一掩膜层203位于所述半导体层202表面，后续在第一开口的侧壁表面形成应力层时，避免所述半导体层202表面同时形成应力层。
[0041]请参考图4，以所述第一掩膜层203为掩膜，刻蚀所述半导体层202直至暴露出介质层201为止，在所述半导体层202内形成暴露出介质层201表面的第一开口 205。
[0042]本实施例中，所述第一开口 205的侧壁表面的晶面为(111);由于所述半导体层202表面的晶面为(110),而所述第一开口 205的侧壁垂直于所述半导体层202表面，因此，所形成的第一开口 205的侧壁晶面能够为(111);当后续刻蚀所述第一开口 205两侧的半导体层202，以形成相邻的鳍部时，所述晶面为(111)的第一开口 205侧壁能够作为鳍部的侧壁；由于各向异性的湿法刻蚀工艺对晶面(111)的刻蚀速率最慢，后续在形成鳍部之后，能够采用各向异性的湿法刻蚀工艺使所述鳍部的侧壁表面光滑；进而使所形成的半导体器件的性能更为稳定。
[0043]所述第一开口 205的尺寸为20纳米?200纳米，所述第一开口 205的尺寸定义了后续形成的相邻鳍部之间的距离；形成所述第一开口 205的刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀气体为氯气、溴化氢或氯气和溴化氢的混合气体，工艺参数为:溴化氢的流量为200标准晕升每分钟?800标准晕升每分钟，氯气的流量为20标准晕升每分钟?100标准晕升每分钟，惰性气体的流量为50标准晕升每分钟?1000标准晕升每分钟，刻蚀腔室的压力为2晕托?200晕托，刻蚀时间为15秒?60秒。
[0044]在所述各向异性的干法刻蚀工艺之后，能够采用各项异性的湿法刻蚀工艺，使所述第一开口 205的(111)晶面更为光滑，有利于后续形成应力层206。
[0045]请参考图5，在所述第一开口 205的侧壁表面形成应力层206。
[0046]所述应力层206的材料为硅锗或碳化硅，厚度为5纳米?30纳米，形成工艺为选择性外延沉积工艺；由于所述半导体层202表面由第一掩膜层203保护，而所述第一开口 205底部为介质层201，因此采用选择性外延沉积工艺能够仅在所述第一开口 205的侧壁表面形成应力层；此外，由于所述半导体层202的材料为单晶硅，所述应力层206的材料为硅锗或碳化硅，因此，采用所述外延沉积工艺形成的应力层206与半导体层202之间能够产生晶格失配，使所述应力层206对半导体层202产生应力；当后续刻蚀半导体层202并形成鳍部之后，所述应力层206所产生的应力能够传递到鳍部内；而后续形成的主栅结构与所述应力层206相对，所述鳍部与主栅结构相接触的部分成为沟道区，因此所述应力层206产生的应力能够传递到所述沟道区内，从而增强沟道区内的载流子迁移率，以提高所形成的晶体管的性能。[0047]当所述应力层206的材料为硅锗时，所述应力层206向半导体层202提供拉应力，用于增强NMOS晶体管的性能；当所述应力层206的材料为碳化硅时，所述应力层206向半导体层202提供压应力，用于增强PMOS晶体管的性能。
[0048]形成所述应力层206的选择性外延沉积工艺为:温度为500摄氏度?800摄氏度，气压为I托?100托，反应气体包括硅源气体(SiH4或SiH2C12X以及锗源气体(GeH4)或碳源气体(CH4、CH3Cl或CH2Cl2),所述硅源气体、锗源气体或碳源气体的流量为I标准毫升每分钟?1000标准毫升每分钟；所述选择性外延沉积工艺的气体还包括HCl和H2,所述HCl的流量为I标准晕升每分钟?1000标准晕升每分钟，H2的流量为0.1标准升每分钟?50标准升每分钟。
[0049]请参考图6，在形成应力层206之后，扩大所述第二开口 204的尺寸，并暴露出所述第二开口 204底部的半导体层202。
[0050]扩大所述第二开口 204尺寸的工艺为各向同性的湿法刻蚀工艺，且所述各向同性的湿法刻蚀工艺对于第一掩膜层203的刻蚀速率较慢，因此能过控制刻蚀时间精确控制所述第二开口 204扩大的尺寸；需要说明的是，由于所述各向同性的湿法刻蚀工艺在各方向上的刻蚀速率相同，因此，在扩大所述第二开口 204的同时，会减薄所述第一掩膜层203的厚度；由此，所述第一掩膜层203的厚度需大于所述第二开口 204扩大的尺寸，以保证在所述各向同性的湿法刻蚀工艺之后，所述第一掩膜层203不会被完全去除。
[0051]在扩大所述第二开口 204尺寸之后，所述第二开口 204底部所暴露出的半导体层202定义了后续形成鳍部的形状及位置；而且，所述第二开口 204底部所暴露出的半导体层202宽度为5纳米?30纳米，即后续形成的鳍部的宽度为5纳米?30纳米。
[0052]请参考图7，在扩大所述第二开口 204 (如图6所示)的尺寸之后，在所述第一开口205 (如图6所示)和第二开口 204内形成第二掩膜层207，所述第二掩膜层207的材料与第一掩膜层203的材料不同。
[0053]所述第二掩膜层207的材料为氮氧化硅、氧化硅或有机材料，由于所述第二开口204底部所暴露出的半导体层在后续用于形成鳍部，因此形成于所述第二开口 204和第一开口 205内的第二掩膜层207定义了所述鳍部的形状和位置；在后续刻蚀半导体层202以形成鳍部时，所述第二掩膜层207能够保护应力层206和所形成的鳍部顶部不受损伤。
[0054]所述第二掩膜层207的形成工艺为:形成填充满所述第一开口 205和第二开口204、且覆盖第一掩膜层203表面的第二掩膜薄膜；采用抛光工艺去除高于所述第二掩膜层207表面的第二掩膜薄膜。
[0055]请参考图8，去除所述第一掩膜层203 (如图7所示)，并以所述第二掩膜层207为掩膜，刻蚀所述半导体层202 (如图7所示)直至暴露出介质层201为止，在所述第一开口205 (如图6所示)两侧分别形成与所述应力层206相接触的鳍部208。
[0056]所形成的鳍部208的一侧的侧壁表面具有应力层206，所述应力层206能够向所形成的鳍部208提供应力；而所述鳍部208与后续形成的主栅结构相接触，且相接触的部分成为所形成的晶体管的沟道区，而所述主栅结构与所述应力层206相对，因此所述应力层206提供的应力能够传递到所述沟道区内，进而增强沟道区内的载流子迁移率。
[0057]所述去除第一掩膜层203的工艺为刻蚀工艺，较佳的是湿法刻蚀工艺；由于第一掩膜层203和第二掩膜层207的材料不同，因此所述第一掩膜层203和第二掩膜层207之间具有刻蚀选择性，在去除第一掩膜层203的同时，不会损伤第二掩膜层207。
[0058]所形成的鳍部208的宽度为5纳米?30纳米；形成鳍部208的刻蚀工艺为各向异性的干法刻蚀工艺，并且在所述各向异性的干法刻蚀工艺之后，进行各向异性的湿法刻蚀工艺。
[0059]本实施例中，使各向异性的干法刻蚀工艺之后所形成的鳍部208侧壁的晶面包括(111);由于各向异性的湿法刻蚀工艺对(111)晶面的刻蚀速率最慢，能够使晶面为(111)的表面光滑，因此在干法刻蚀形成鳍部208之后，采用所述各向异性的湿法刻蚀工艺能够使所述鳍部208晶面为(111)的侧壁更为光滑；使后续形成的栅极结构层与所述鳍部的(111)晶面的侧壁相接触，则所述栅极结构层与鳍部208之间的缺陷较少，能够进一步改善所形成的器件性能。
[0060]所述各向异性的干法刻蚀工艺与形成第一开口 205的各向异性的干法刻蚀工艺相同，在此不作赘述。
[0061]所述各向异性的湿法刻蚀的刻蚀液包括碱性溶液和有机溶液，其中，所述碱性溶液包括:氢氧化钾(Κ0Η)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH4OH)或四甲基氢氧化铵(TMAH)，所述有机溶液包括异丙醇。
[0062]请参考图9，去除所述第二掩膜层207 (如图8所示)，在所述介质层201表面、鳍部208的侧壁和顶部表面、以及应力层206表面形成栅极结构层209。
[0063]所述去除第二掩膜层207的工艺为刻蚀工艺，较佳的是湿法刻蚀工艺，在去除第二掩膜层207之后，暴露出应力层206、以及第一开口 205 (如图6所示)底部的介质层201 ；当所述第二掩膜层207的材料为氮氧化硅或有机材料时，所述第二掩膜层207相对于介质层201具有刻蚀选择性，在去除第二掩膜层207时，不会损伤所述介质层201 ;此外，当第二掩膜层207为氧化硅时，去除第二掩膜层207时，所述介质层201会相应减薄；然而，由于所述介质层201为绝缘体上半导体衬底的一部分，其厚度远大于所述第二掩膜层209的厚度，所述介质层201被减薄的厚度占介质层201的总厚度的比例较小，不会影响所形成的器件性能。
[0064]本实施例中，所述鳍部208与栅极结构层209相接触的侧壁表面的晶面为(111)；由于所述鳍部208的(111)侧壁晶面经过各向异性的湿法刻蚀工艺之后更为光滑，使所述栅极结构层209与鳍部208相接触的侧壁表面缺陷较少，因此能进一步改善所形成的半导体器件的性能。
[0065]所述栅极结构层209后续用于形成分别位于鳍部208两侧的主栅结构和背栅结构；所述栅极结构层209包括栅介质层、以及位于所述栅介质层表面的栅电极层；所述栅介质层的材料为氧化硅或氮氧化硅，所述栅电极层的材料为多晶硅；所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属；所述栅极结构层209的形成工艺为:在所述介质层201表面、鳍部208的侧壁和顶部表面、以及应力层206表面沉积栅介质薄膜、以及位于所述栅介质薄膜表面的栅电极薄膜。在本实施例中，在形成所述栅电极薄膜之后，刻蚀部分栅介质薄膜和栅电极薄膜，直至暴露出介质层201、鳍部208和应力层206为止，形成横跨所述介质层201、鳍部208和应力层206的栅极结构层209。
[0066]本实施例中，在刻蚀部分栅介质薄膜和栅电极薄膜之后，在所述栅极结构层209两侧的鳍部208内形成源区和漏区(未示出)。在其他实施例中，在后续形成主栅结构和背栅结构之后，在所述主栅结构两侧的鳍部208内形成源区和漏区。
[0067]请参考图10，去除高于所述鳍部208顶部表面的栅极结构层209，分别在所述鳍部208两侧的介质层201表面形成背栅结构20%和主栅结构209a，所述背栅结构20%与所述应力层206相接触，所述主栅结构209a与所述鳍部208的侧壁相接触，且所述主栅结构209a与应力层206相对。
[0068]所述去除高于所述鳍部208顶部表面的栅极结构层209的工艺为化学机械抛光工艺或回刻蚀工艺；所形成的主栅结构209a和背栅结构209b相对，所述主栅结构209a用于对所形成的晶体管提供工作电压，所述背栅结构20%用于对鳍部208施加偏压，以抬高或降低晶体管的阈值电压，从而使所形成的晶体管的阈值电压选择更为灵活，能够满足更广泛的技术需求。
[0069]其中，所述鳍部208与主栅结构209a相接触的部分成为所形成的晶体管的沟道区，而所述主栅结构209a与应力层206相对，因此所述应力层209与所述沟道区相对；由于所述应力层206能够向鳍部208提供应力，因此所述应力能够传递到沟道区内，从而提高沟道区的载流子迁移率，减少所形成的晶体管的漏电流，进而提高晶体管的性能。
[0070]需要说明的是，在其他实施例中，在沉积形成栅介质薄膜和栅电极薄膜之后，首先去除高于鳍部208顶部表面的栅电极薄膜和栅介质薄膜，之后再刻蚀部分栅电极薄膜和栅介质薄膜，直至暴露出介质层201为止，在鳍部208两侧分别形成相对设置的主栅结构209a和背栅结构209b。
[0071]本实施例在鳍部一侧的侧壁表面具有应力层，由于所述应力层与鳍部之间存在晶格失配，能够对所述鳍部提供应力；之后，所述鳍部两侧的介质层表面分别形成主栅结构和背栅结构，所述鳍部与主栅结构相接触的部分成为沟道区，而所述沟道区与应力层相对；因此，所述应力层向鳍部提供的应力能够传递到所述沟道区，从而提高载流子在沟道区内的迁移率，所形成的半导体器件内的短沟道效应得到抑制，漏电流减少，载流子迁移率提高，器件性能稳定；其次，与所述主栅结构相对的背栅结构用于抬高或降低晶体管的阈值电压，使所形成的晶体管的阈值电压选择更为灵活；此外，使干法刻蚀所形成的鳍部的侧壁晶面包括(111)，之后再进行各向异性的湿法刻蚀工艺，能够使鳍部(111)晶面的侧壁表面更为光滑；后续形成的主栅结构与所述鳍部(111)晶面的侧壁接触，因此主栅结构与鳍部之间的缺陷较少，进一步减少漏电流，使器件性能稳定。
[0072]相应的，本发明的实施例还提供一种半导体器件的结构，请继续参考图10，包括:基底200 ;位于所述基底200表面的介质层201 ;位于所述介质层201表面的鳍部208 ;位于所述鳍部208 —侧的侧壁表面的应力层206 ;位于所述介质层201表面的背栅结构209b，所述背栅结构20%与所述应力层206相接触；位于所述介质层201表面的主栅结构209a，所述主栅结构209a与所述鳍部208的侧壁相接触，且所述主栅结构209a与应力层206相对。
[0073]所述基底200的材料为硅，介质层201的材料为氧化硅；所述应力层206的材料为硅锗或碳化硅，厚度为5纳米?30纳米；所述鳍部208的宽度为5纳米?20纳米，材料为单晶硅；所述主栅结构209a包括:位于鳍部208的侧壁表面的栅介质层、以及位于所述栅介质层表面的栅电极层；所述背栅结构20%包括:位于应力层206表面的栅介质层、以及位于所述栅介质层表面的栅电极层；所述主栅结构209a或背栅结构20%中的栅介质层的材料为氧化硅或氮氧化硅，所述栅电极层的材料为多晶硅；所述主栅结构209a两侧的鳍部208内还具有源区和漏区(未示出)。
[0074]综上所述，位于介质层表面的半导体层内具有暴露出介质层表面的第一开口，在所述第一开口的侧壁表面形成应力层；后续刻蚀形成的鳍部后，使鳍部一侧的侧壁表面具有应力层；所述应力层与鳍部之间由于存在晶格失配而产生应力，所述应力能够传递到鳍部内；之后，在所述鳍部一侧的介质层表面形成主栅结构，所述主栅结构与鳍部的侧壁相接触，而且所述主栅结构与所述应力层相对；由于所述主栅结构用于向所形成的晶体管提供工作电压，因此在所形成的晶体管工作时，所述鳍部与主栅结构相接触的部分能够形成沟道区，而且所述沟道区与应力层相对；所述应力层产生的应力能够传递到所述沟道区，从而提高载流子在沟道区内的迁移率，所形成的半导体器件的短沟道效应得到抑制，漏电流减少，性能稳定。
[0075]进一步的，所述鳍部与栅极结构层相接触的侧壁表面的晶面为(111)时，在采用各向异性的干法刻蚀工艺刻蚀部分第一开口两侧的半导体层，并形成鳍部之后，再进行各向异性的湿法刻蚀工艺；在所述各向异性的干法刻蚀工艺之后，所形成的鳍部与应力层相对一侧的侧壁表面晶面也为(111);而所述各向异性的湿法刻蚀工艺对(111)晶面的刻蚀速率最慢，因此，在干法刻蚀之后，所述各向异性的湿法刻蚀工艺能够使所形成的鳍部的侧壁表面更为光滑；进而，使所述鳍部的侧壁与后续形成的主栅结构之间缺陷较少，进一步减少漏电流，使器件性能稳定。
[0076]所述鳍部一侧的侧壁表面具有应力层，位于所述介质层表面的主栅结构与所述鳍部的侧壁相接触，且与应力层相对；由于所述鳍部与主栅结构相接触的部分能够形成沟道区，而所述应力层能够向所述鳍部提供应力，从而所述应力能够传递到所述沟道区；因此，沟道区内的载流子迁移率提高，使半导体器件的漏电流减少，性能稳定。
[0077]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种半导体器件的形成方法，其特征在于，包括: 提供基底，所述基底表面具有介质层，所述介质层表面具有半导体层，所述半导体层内具有暴露出介质层表面的第一开口； 在所述第一开口的侧壁表面形成应力层； 在形成应力层之后，刻蚀位于第一开口两侧的部分半导体层直至暴露出介质层，在所述第一开口两侧分别形成与所述应力层相接触的鳍部； 在所述鳍部两侧的介质层表面分别形成背栅结构和主栅结构，所述背栅结构与所述应力层相接触，所述主栅结构与所述鳍部的侧壁相接触，且所述主栅结构与应力层相对。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述半导体层的材料为硅，所述应力层的材料为硅锗或碳化硅，所述应力层的厚度为5纳米~30纳米。
3.如权利要求2所述半导体器件的形成方法，其特征在于，所述应力层的形成工艺为选择性外延沉积工艺。
4.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一开口的形成工艺为:在半导体层表面形成第一掩膜层，所述第一掩膜层内具有暴露出部分半导体层表面的第二开口 ；以所述第一掩膜层为掩膜，刻蚀所述半导体层直至暴露出介质层为止。
5.如权利要求4所述半导体器件的形成方法，其特征在于，所述鳍部的形成工艺为:在形成应力层之后，扩大所述第二开口的尺寸，并暴露出所述第二开口底部的半导体层表面；在扩大所述第二开口的尺寸之后，在所述第一开口和第二开口内形成第二掩膜层，所述第二掩膜层的材料与第一掩膜层的材料不同；去除所述第一掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述半导体层直至暴露出介质层为止，并去除所述第二掩膜层。
6.如权利要求5所述半导体器件的形成方法，其特征在于，所述扩大所述第二开口的尺寸的工艺为各向同性的湿法刻蚀工艺。
7.如权利要求5所述半导体器件的形成方法，其特征在于，所述第一掩膜层的材料氮化硅，所述第二掩膜层的材料为氮氧化硅、氧化硅或有机材料。
8.如权利要求1所述半导体器件的形成方法，其特征在于，所述鳍部与主栅结构相接触的侧壁表面的晶面为(111)。
9.如权利要求8所述半导体器件的形成方法，其特征在于，所述刻蚀位于第一开口两侧的部分半导体层的工艺包括:各向异性的干法刻蚀工艺、以及所述各向异性的干法刻蚀工艺之后的各向异性的湿法刻蚀工艺。
10.如权利要求1所述半导体器件的形成方法，其特征在于，所述背栅结构和主栅结构的形成工艺为:在所述介质层表面、鳍部的侧壁和顶部表面、以及应力层表面形成栅极结构层；去除高于所述鳍部顶部表面的栅极结构层，在所述鳍部两侧的介质层表面分别形成背栅结构和主栅结构。
11.如权利要求10所述半导体器件的形成方法，其特征在于，所述栅极结构层包括栅介质层、以及位于所述栅介质层表面的栅电极层。
12.如权利要求11所述半导体器件的形成方法，其特征在于，所述栅介质层的材料为氧化硅或氮氧化硅，所述栅电极层的材料为多晶硅；所述栅介质层的材料为高K介质材料，所述栅电极层的材料为金属。
13.如权利要求10所述半导体器件的形成方法，其特征在于，所述去除高于鳍部顶部表面的栅极结构层的工艺为化学机械抛光工艺或回刻蚀工艺。
14.如权利要求1所述半导体器件的形成方法，其特征在于，在所述主栅结构两侧的鳍部内形成源区和漏区。
15.如权利要求1所述半导体器件的形成方法，其特征在于，所述鳍部的宽度为5纳米~20纳米。
16.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一开口的宽度为20纳米~200纳米。
17.如权利要求1所述半导体器件的形成方法，其特征在于，所述基底的材料为硅，所述介质层的材料为氧化娃。
18.一种采用如权利要求1至17任一项所述的方法所形成的半导体器件，其特征在于，包括:基底；位于所述基底表面的介质层；位于所述介质层表面的鳍部；位于所述鳍部一侧的侧壁表面的应力层；位于所述鳍部两侧的介质层表面的背栅结构和主栅结构，所述背栅结构与所述应力层相接触，所述主栅结构与所述鳍部的侧壁相接触，且所述主栅结构与应力 层相对。
【文档编号】H01L21/336GK103915344SQ201310007187
【公开日】2014年7月9日 申请日期:2013年1月8日 优先权日:2013年1月8日
【发明者】韩秋华, 隋运奇 申请人:中芯国际集成电路制造(上海)有限公司