减少金属的接触电阻的方法
【专利摘要】本发明公开了一种减少接触电阻的集成电路的结构。该结构包括衬底；沉积在衬底上的保护层；沉积在保护层上的介电层；以及嵌入介电层中的沟槽。沟槽包括沉积在沟槽的侧壁上的原子层沉积(ALD)TaN或化学汽相沉积(CVD)TaN；沉积在ALD?TaN或CVD?TaN上的物理汽相沉积(PVD)Ta或PVD?Ta和PVD?TaN的组合；以及在沉积在ALD?TaN或CVD?TaN上的PVD?Ta或PVD?Ta和PVD?TaN的组合上沉积的Cu。该结构还包括在填充后的沟槽的底部结合至沟槽的通孔。本发明还公开了减少金属的接触电阻的方法。
【专利说明】减少金属的接触电阻的方法
[0001]本申请要求2012年7月31日提交的、名称为“A Method of ReducingContactResistance of a Metal”的美国临时专利申请第61/677，862号的优先权，其全部公开内容通过引用合并于本申请中。
【技术领域】
[0002]本发明涉及半导体【技术领域】，更具体地，涉及减少金属的接触电阻的方法。
【背景技术】
[0003]半导体集成电路(IC)产业经历了指数式增长。IC材料和设计方面的技术进步产生了多代1C，其中每一代都具有比前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以制造出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度，因而为了实现这些优点，在IC加工和制造方面需要类似的进步。
[0004]例如，随着器件的关键尺寸(CD)按比例降低，⑶的任何变化都可能变得更相关，包括所引起的IC器件中金属结构的接触电阻(Re)变化。因此，需要进一步的按比例缩小IC器件的方法。
【发明内容】
[0005]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路的结构，所述结构包括:
[0006]衬底；
[0007]保护层，沉积在所述衬底上；
[0008]介电层，沉积在所述保护层上；以及
[0009]沟槽，嵌入所述介电层中，所述沟槽包括:
[0010]原子层沉积(ALD) TaN层，形成在所述沟槽的侧壁上；
[0011 ] 物理汽相沉积(PVD) Ta层，形成在所述ALD TaN层上方；和
[0012]含Cu层，形成在所述PVD Ta层上方，
[0013]其中，所述ALD TaN层和所述PVD Ta层的总N/Ta比率在约0.6
[0014]至约1.0的范围内。
[0015]在可选实施例中，所述ALD TaN层的N/Ta比率在约2.3至约2.6的范围内。
[0016]在可选实施例中，所述结构还包括在所述沟槽的底部结合至所述沟槽的通孔，所述通孔到达所述保护层。
[0017]在可选实施例中，所述ALD TaN层的厚度在约5埃(A )至约10埃的范围内。
[0018]在可选实施例中，所述沟槽还包括在所述ALD TaNM和所述PVD Ta层之间形成的PVD TaN 层。[0019]在可选实施例中，所述PVD TaN层的N/Ta比率在约0.3至约0.6的范围内。
[0020]在可选实施例中，所述介电层具有介电常数k在约2.6至约2.65范围内的低k材料。
[0021 ] 在可选实施例中，所述ALD TaN层和所述PVD Ta层的总碳(C)浓度在约0.2 %至约I %的范围内。
[0022]在可选实施例中，所述PVD Ta层包含α-Ta和β-Ta。
[0023]根据本发明的另一方面，还提供了一种集成电路的结构，所述结构包括:
[0024]衬底；
[0025]第一保护层，形成在所述衬底上方；
[0026]第一介电层，形成在所述第一保护层上方；
[0027]第一沟槽，嵌入所述第一介电层中，所述第一沟槽包括:
[0028]第一原子层沉积(ALD) TaN层，沉积在所述第一沟槽的底部和
[0029]侧壁上；
[0030]第一物理汽相沉积(PVD) Ta层，沉积在所述第一 ALD TaN层上方；和
[0031]第一含Cu层,形成在所述第一 PVD Ta层上方；
[0032]第二保护层，形成在所述第一介电层上方；
[0033]第二介电层，形成在所述第二保护层上方；
[0034]第二沟槽，嵌入所述第二介电层中，所述第二沟槽包括:
[0035]第二 ALD TaN层，沉积在所述第二沟槽的底部和侧壁上；
[0036]第二 PVD Ta层，沉积在所述第二 ALD TaN层上方；和
[0037]第二含Cu层，形成在所述第二 PVD Ta层上方；以及
[0038]通孔，位于所述第一沟槽和所述第二沟槽之间，所述通孔在所述第一沟槽的顶部结合至所述第一沟槽以及在所述第二沟槽的底部结合至所述第二沟槽。
[0039]在可选实施例中，所述第一沟槽和所述第二沟槽分别还包括形成在相应的ALDTaN层和PVD Ta层之间的PVD TaN层。
[0040]在可选实施例中，所述第一沟槽与所述第二沟槽的接触电阻(Re)在约6欧姆至约11欧姆(Ω)的范围内，而所述第一沟槽的关键尺寸(CD)在约0.05微米至约0.5微米(μπι)的范围内变化。
[0041]在可选实施例中，所述通孔的⑶在约0.025 μ m至约0.040 μ m的范围内，而所述第一沟槽或所述第二沟槽的⑶在约0.036 μ m至约1.0 μ m的范围内。
[0042]在可选实施例中，所述通孔的⑶在约0.040 μ m至约0.055 μ m的范围内，而所述第一沟槽或所述第二沟槽的⑶在约0.045 μ m至约1.0 μ m的范围内。
[0043]在可选实施例中，所述通孔的⑶在约0.055 μ m至约0.070 μ m的范围内，而所述第一沟槽或所述第二沟槽的⑶在约0.064 μ m至约1.0 μ m的范围内。
[0044]根据本发明的又一方面，还提供了一种制造集成电路的方法，所述方法包括:
[0045]在衬底上沉积保护层；
[0046]在所述保护层上沉积介电层；
[0047]在所述介电层中沉积沟槽；以及
[0048]填充沟槽，填充所述沟槽包括采用原子层沉积(ALD)或化学汽相沉积(CVD)在所述沟槽的底部和侧壁上沉积第一阻挡层，采用物理汽相沉积(PVD)在所述第一阻挡层上沉积第二阻挡层；以及在所述第二阻挡层上方沉积金属层。
[0049]在可选实施例中，沉积所述第一阻挡层包括沉积厚度在约5埃(A )至约10埃范围内的氮化钽(TaN)层。
[0050]在可选实施例中，沉积所述第二阻挡层包括沉积厚度在约50 A至约IOOA范围内的Ta层。
[0051]在可选实施例中，所述方法还包括采用PVD在所述第一阻挡层和所述第二阻挡层之间沉积第三阻挡层。
[0052]在可选实施例中，所述第三阻挡层为PVD TaN层。
【专利附图】
【附图说明】
[0053]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有被比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0054]图1是根据本发明一个或多个实施例的器件的截面图。
[0055]图2是制造用于实施本发明一个或多个实施例的器件的方法流程图。
[0056]图3至图14是形成用于实施本发明一个或多个实施例的器件的截面图。
[0057]图15是改进图1和图3-图14的器件的接触电阻的实例。
[0058]图16提供了用于图1和图3-图14的器件的不同元素比率的曲线图。
[0059]图17是用于图1和图3-图14的器件的两种TaN化合物的X射线衍射(XRD)分析。
【具体实施方式】
[0060]以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0061]为了比较，下面公开内容描述了两种不同的器件。参照图1描述第一器件100，并且第一器件100表示利用诸如钽(Ta)和氮化钽(TaN)的材料的物理汽相沉积(PVD)在一个或多个沟槽内部沉积阻挡层的方法和器件。参照图2至图14描述第二器件300，并且第二器件300表示利用不同的沉积技术(诸如PVD、原子层沉积(ALD)和/或化学汽相沉积(CVD))在一个或多个沟槽内部沉积阻挡层的方法和器件。
[0062]参照图1，器件100包括衬底102 ;沉积在衬底102上的第一保护层104 ;沉积在第一保护层104上的第一介电层106 ;嵌入第一介电层106中的第一沟槽108 ;沉积在第一沟槽108和第一介电层106上方的第二保护层114 ;沉积在第二保护层114上方的第二介电层116 ;形成在第一沟槽108上并隐埋在第二介电层116中的通孔118 ;形成在通孔118上并隐埋在第二介电层116中的第二沟槽124。
[0063]第一沟槽108嵌入第一介电层106中。第一沟槽108包括沉积在第一沟槽108的底部和侧壁上的第一沟槽金属阻挡层110和位于第一沟槽金属阻挡层110上方的填充第一沟槽108的第一沟槽金属112。为了便于参考，沟槽金属也称为金属，而沟槽金属阻挡层也称为金属阻挡层。
[0064]第一沟槽金属阻挡层110、通孔金属阻挡层120和第二沟槽阻挡金属层126包括PVD TaN层和PVD Ta层。使用PVD TaN层和PVD Ta层作为金属阻挡层的第一沟槽金属112或第二沟槽金属128的接触电阻(Re)取决于第一沟槽金属112和/或第二沟槽金属128的关键尺寸(CD)。接触电阻(Re)随着相应沟槽金属的CD增大而增大。因此，IC中的沟槽金属的接触电阻(Re)的变化可能显著影响IC的性能。
[0065]图2至图14描述第二器件300，第二器件300提供比图1的第一器件100小的Re，且对金属线电阻率和后端制程(back end of line，BE0L)可靠性具有较少的影响或者没有影响。
[0066]参照图2，示例说明了形成用于实施本发明一个或多个实施例的器件300的方法200。图3至图14是采用方法200形成的第二器件300的截面图。
[0067]方法200开始于步骤202，在衬底302上形成堆叠层，如图3所示。步骤202包括在衬底302上沉积第一保护层304 ;在第一保护层304上沉积第一介电层306 ;以及在第一介电层306上沉积硬掩模层308。
[0068]在本实施例中，衬底302包括具有或不具有一个或多个导电或非导电薄膜的晶圆。晶圆是包括硅的半导体衬底(换句话说，是硅晶圆)。可选地或者另外，晶圆可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化娃、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和 / 或 GalnAsP。在又一可选方案中，晶圆可以是绝缘体上半导体(SOI)。导电和非导电薄膜可以包括绝缘材料或导电材料。例如，导电材料包含诸如铝(Al)、铜(Cu)、钨(W)、镍(Ni)、钛(Ti)、金(Au)和钼(Pt)的金属及其金属合金。绝缘材料可以包括氧化硅和氮化硅。
[0069]衬底302可以包括通过离子注入或扩散形成的各种掺杂部件，诸如η型源极/漏极、P型源极/漏极、η型阱、和/或P型阱。衬底302还可以包括通过工艺(诸如包括蚀刻以形成各种沟槽然后沉积介电材料来填充沟槽的工艺)形成的各种隔离部件，诸如浅沟槽隔离(STI)。衬底302进一步包括在用于制造半导体IC器件的前端制程(FEOL)中形成的栅极和接触孔。
[0070]在一些实施例中，第一保护层304包括氮化硅(SixNy)。第一保护层304用于阻止金属(例如，铜)扩散。第一介电层306包括介电材料，其可以是有机的或无机的。在本实施例中，介电材料包括介电常数k在约2.6至约2.65范围内的有机硅凝胶(OSG)。通过在氧(O2)等离子体下在诸如二乙氧基甲基硅烷(DEMS)的前体和诸如α-萜品烯(ATRP)的致孔剂之间的化学反应接着进行紫外(UV)固化形成低k介电材料0SG。第一介电层306可以包括娃(Si)、碳(C)、氧(O2)和氢(H) ο第一硬掩模层308包括诸如氮化娃(SixNy)的材料或诸如Ti或TiN的金属硬掩模。对于第一保护层304、第一介电层306和第一硬掩模层308，其他合适的材料也是可能的。
[0071]方法200继续进行到步骤206，形成第一光刻胶图案310。如图4所示，在沉积在第一介电层306上的第一硬掩模层308的顶部上形成第一光刻胶图案310。步骤206包括(例如，通过旋涂工艺)在第一硬掩模层308上沉积第一光刻胶膜。在本发明中，光刻胶膜也被称为抗蚀剂膜。第一光刻胶膜可以包括正性抗蚀剂或负性抗蚀剂。第一光刻胶膜还可以包括单层光刻胶膜或多层光刻胶膜。步骤206可以包括在第一光刻胶膜沉积硬掩模层308上之前实施脱水工艺，这可以增强光刻胶膜与硬掩模层308的粘附。脱水工艺可以包括高温烘烤持续一段时间或对硬掩模层308施加诸如六甲基二娃氮烧(hexamethyldisiIizane,HMDS)的化学物质。步骤206还包括应用底部抗反射涂层(BARC)工艺以改进光刻胶图案的轮廓。步骤206包括使用软烘烤(SB)工艺来增加光刻胶膜的机械强度。
[0072]步骤206进一步包括使用光刻曝光工具曝光沉积在掩模层308上的第一光刻胶膜。光刻曝光工具包括紫外(UV)光、深紫外(DUV)光、极紫外线(EUV)或X-射线光工具。光刻曝光工具还包括带电粒子工具，诸如电子束写入仪。步骤206还可以包括使用诸如二元掩模或相移掩模(PSM)的掩模。相移掩模可以是交替相移掩模(交替PSM)或衰减相移掩模(衰减PSM)。在本发明中，掩模又被称为光掩模或中间掩模。
[0073]步骤206还包括使用诸如氢氧化四甲铵(TMAH)的显影剂显影所曝光的第一光刻胶膜。使用有机溶剂作为显影剂是可以的。步骤206还包括曝光后烘烤(PEB)、显影后烘烤(PDB)或者这两者。步骤206还包括去除任何显影残留物的清洗工艺。
[0074]方法200继续进行到步骤208，形成第一沟槽312，如图5所示。步骤208包括通过采用蚀刻工艺去除硬掩模层308的未被第一光刻胶图案310覆盖的部分。步骤208还包括采用清洁工艺来剥离第一光刻胶图案310并去除任何蚀刻残留物。步骤208进一步包括采用蚀刻工艺形成第一沟槽312。第一沟槽312穿透第一介电层306和第一保护层304以到达衬底302的接触区域，诸如嵌入衬底302中的栅极、源极、漏极或电容器。
[0075]方法200继续进行到步骤210，使用导电材料填充第一沟槽312。步骤210包括在第一沟槽312的底部和侧壁上沉积金属阻挡层。在本实施例中，金属阻挡层包括采用多于一种沉积工艺形成的多层。步骤210还包括采用原子层沉积(ALD)工艺或化学汽相沉积(CVD)如图6所示在第一沟槽312的底部和侧壁上沉积第一阻挡层314。步骤210还包括采用诸如PVD工艺的沉积工艺在第一阻挡层314上沉积第二阻挡层316。在一个实施例中，第二阻挡层316仅包括PVD Ta层而不包括PVD TaN层。在另一实施例中，第二阻挡层316包括PVD Ta层及PVD TaN层。这两个实施例都包括PVD Ta，但PVD TaN是可选的。可以理解，加入更多的阻挡层是可以的。注意到通过ALD工艺形成的TaN层被称为ALD TaN，通过CVD工艺形成的TaN层被称为CVD TaN，通过PVD工艺形成的Ta层被称为PVD Ta，等等。还可以注意到PVD TaN不同于ALD TaN或CVD TaN，如下面所论述的。
[0076]步骤210还包括采用诸如电镀工艺的沉积工艺用诸如铜(Cu)的第一沟槽金属318填充第一沟槽312，如图6所示。在一个实施例中，步骤210还可以包括沉积晶种层。
[0077]方法200继续进行到步骤212，实施化学机械抛光(CMP)工艺。步骤212包括去除第一沟槽312外的第一沟槽金属318、第二阻挡层316和第一阻挡层314，如图6至图7所示。步骤212还包括采用蚀刻工艺去除第一硬掩模层308。步骤212还包括采用垫或研磨液进行抛光。步骤212还包括采用磨砂清洁工艺。如图7所示，第一沟槽金属318嵌入第一介电层306中。
[0078]方法200继续进行到步骤214，在嵌入第一介电层206中的第一沟槽金属318上沉积第二堆叠层，如图8所示。步骤214包括在嵌入第一介电层306中的第一沟槽金属318上沉积第二保护层320，在沉积在第一沟槽金属318上的第二保护层320上沉积第二介电层322，以及在沉积第二保护层320上的第二介电层322上沉积第二硬掩模层324。
[0079]如图8所示，在本实施例中，第二保护层320包括氮化硅(SixNy)。第二保护层320用于阻止金属层之间的金属(例如，铜)扩散。第二介电层322可以包括有机或无机介电材料。在本实施例中，材料包括介电常数在约2.6至约2.65范围内的有机硅凝胶(OSG)。通过在氧(O2)等离子体下在诸如二乙氧基甲基硅烷(DEMS)的前体和诸如α-萜品烯(ATRP)的致孔剂之间的化学反应接着进行紫外(UV)固化形成低k介电OSG材料。第二介电层322可以包括娃(Si)、碳(C)、氧(O2)和/或氢⑶。第二介电层332可以与第一介电层306相同或者相似。第二硬掩模层324包括诸如氮化硅(SixNy)的材料或如Ti或TiN的金属硬掩模。对于第二保护层320、第二介电层322和第二硬掩模层324，其他合适的材料也是可以的。
[0080]方法200继续进行到步骤216，形成第二光刻胶图案326，如图9所示。在沉积在第二介电层322上的第二硬掩模层324的顶部上形成第二光刻胶图案326。步骤216与参照图4形成第一光刻胶图案310时的步骤206相似或相同。
[0081]方法200继续进行到步骤218，形成沟槽328，如图10所示。步骤328包括采用蚀刻工艺去除第二硬掩模层324的未被第二光刻胶图案326覆盖的部分。步骤218还包括蚀刻至第二介电层322中，如图10所示。步骤218还包括采用清洁工艺来剥离第二光刻胶图案326并去除蚀刻残留物。
[0082]方法200继续进行到步骤220，形成第三光刻胶图案330，如图11所示。在沟槽328和第二硬掩模层324的顶部上形成第三光刻胶图案330。步骤220与参照图4形成第一光刻胶图案310时的步骤相似或相同。
[0083]方法200继续进行到步骤222，形成通孔332和第二沟槽334，如图12所示。步骤222包括通过利用第三光刻胶图案330和蚀刻工艺蚀刻穿过第二介电层322和第二保护层320至到达第一沟槽金属318。步骤222还包括采用清洁工艺剥离第三光刻胶图案330。步骤222还包括采用蚀刻工艺通过利用硬掩模层324蚀刻第二介电层322。
[0084]方法200继续进行到步骤224，填充通孔332和第二沟槽334，如图13所示。步骤224包括采用ALD或CVD在通孔332和第二沟槽334的底部和侧壁上沉积第三阻挡层336。在本实施例中，第三阻挡层336接触第一沟槽金属318。步骤224还包括采用诸如PVD的沉积工艺在第三阻挡层336上沉积第四阻挡层338。步骤224还包括采用诸如电镀工艺的沉积工艺在第四沟槽阻挡层338上沉积第二沟槽金属340并填满通孔332和第二沟槽334。在一个实施例中，步骤224还包括沉积第二沟槽金属的晶种层。
[0085]在本实施例中，第三阻挡层336包括采用ALD工艺或CVD工艺在通孔332和第二沟槽334的底部和侧壁上沉积的TaN层(ALD TaN或CVDTaN)。在一个实施例中，第四阻挡层338仅包括PVD Ta，而不包括PVDTaN。在另一个实施例中，第四阻挡层338包括PVD Ta及PVD TaN。继续本实施例，第二沟槽金属340包括采用电镀工艺形成的铜(Cu)。第二沟槽金属340可以包括其他金属或金属合金。
[0086]方法200继续进行到步骤226，实施化学机械抛光(CMP)工艺。步骤226包括去除第二沟槽332外的第三阻挡层336、第四阻挡层338和第二沟槽金属340，如图13至图14所示。步骤226包括使用垫或研磨液进行抛光。步骤226还包括使用磨砂清洁工艺。步骤226还包括采用蚀刻工艺去除第二硬掩模层324。可以在方法200之前、期间和之后提供其他步骤，并且对于方法200的其他实施例，所描述的一些步骤可以被替代、去除或变换顺序。在本实施例中，通过采用方法200可以形成更多的沟槽金属层。
[0087]如图14所示，通过方法200制造的器件300包括衬底302 ;沉积在衬底302上的第一保护层304 ;沉积在第一保护层304上的第一介电层306 ;嵌入第一保护层304和第一介电层306中的第一沟槽312 ;沉积在第一介电层306上的第二保护层320 ;沉积在第二保护层320上的第二介电层322 ;结合在第一沟槽312的顶部上并嵌入第二保护层320和第二介电层322中的通孔332 ;以及结合在通孔332的顶部上并嵌入第二介电层322中的第二沟槽334。然而，器件的其他结构也是可能的。
[0088]如图14所示，第一沟槽312包括沉积在第一沟槽312的底部和侧壁上的第一阻挡层314 ;沉积在第一阻挡层314上的第二阻挡层316和沉积在第二阻挡层316上同时填满第一沟槽312的第一沟槽金属318。通孔332包括沉积在第一沟槽金属318的顶部和通孔332的侧壁上的第三阻挡层336 ;沉积在第三阻挡层336上的第四阻挡层338 ;以及沉积在第四阻挡层338上同时填满通孔332的第二沟槽金属340。第二沟槽334包括沉积在第二沟槽334的侧壁上的第三阻挡层336 ;沉积在第三阻挡层336上的第四阻挡层338 ;以及沉积在第四阻挡层338上同时填满第二沟槽334的第二沟槽金属318。通孔332与第二沟槽334结合在一起。通孔332和第二沟槽334共用第三阻挡层336和第四阻挡层338。用第二沟槽金属340来填充通孔332和第二沟槽334。
[0089]图15是比较标记为组402的器件100 (图1)的Re和标记为组404的器件300 (图2至图14)的Re的图400。组402包括当第一沟槽金属Ml和第二沟槽金属M2沉积在PVDTa/TaN上时随着Ml和M2的关键尺寸(CD)变化的Ml和M2之间的Re数据。组404包括当第一沟槽金属Ml和第二沟槽金属M2沉积在ALD TaN/PVD Ta上时随着Ml和M2的⑶变化的Ml和M2之间的Re数据。
[0090]在不同的M1/M2⑶下，组404中的Re数据低于组402中的Re数据，除了在0.05 μ m下M1/M2的Re数据几乎是相同的之外。如图所示,组402中的Re从约6 Ω变化到约14 Ω，而组404中的Re从约6Ω变化到约11Ω。注意到，在不同的M1/M2⑶位置下组404中的Re数据的变化小于组402中的Re数据的变化。还注意到组404中的Re变化的斜率小于组402中的Re变化的斜率。因此，与器件100相比，通过使用器件300改进了 IC器件的性倉泛。
[0091]参照图16和图17，可以以不同的方式显示ALD TaN或CVD TaN与PVD TaN相比之间的差异。图16提供了对应于器件100 (图1)的曲线图500，以及对应于器件300 (图2至图14)的曲线图510。图510示出了 ALDTaN的N/Ta比率为约2.3至2.6，PVD TaN的N/Ta 比率为约 0.3 至 0.6，以及 ALD TaN/PVD Ta 或 ALD Ta/PVD TaN/Ta 的 N/Ta 比率为约0.6至1.0。PVD TaN/Ta(曲线图500)中的碳(C)含量低于约0.2%，而ALD TaN/PVDTa或ALD TaN/PVD TaN/Ta (曲线图510)中的C含量为约0.2%至I %。
[0092]参照图17，比较器件100和300的x射线衍射(XRD)分析。线520对应于器件300，而线530对应于器件100。线520和530是相似的，除了位于附图中具体指定的区域中。附图示出了在 PVD TaN/Ta (器件 100)中的 β-Ta 和在 ALD TaN/PVD Ta 中或在 ALD TaN/PVDTaN/Ta(器件 300)中的 α -Ta。
[0093]可以理解，图15至图16所示的测量和数据仅用于举例说明的目的，并且可以由本发明的一些但不是全部的实施例推导出来。因此，除了在权利要求中明确提出的那些外，本发明应不受限于这些测量和数据。
[0094]因此，本发明描述了一种用于集成电路的结构。该结构包括衬底；沉积在衬底上的保护层；沉积在保护层上的介电层；以及嵌入介电层中的沟槽。该沟槽包括沉积在沟槽的侧壁上的原子层沉积(ALD) TaN或化学汽相沉积(CVD) TaN，其中ALD TaN或CVD TaN的N/Ta比率在约2.3-2.6的范围内；沉积在ALD TaN或CVD TaN上的物理汽相沉积(PVD) Ta或PVD Ta和PVD TaN的组合，其中PVD TaN的N/Ta比率在约0.3至0.6的范围内，而PVD Ta的N/Ta比率接近零；以及在沉积在ALD TaN或CVDTaN上的PVD Ta上的Cu或者在沉积ALDTaN 或 CVD TaN 上的 PVD Ta 和 PVD TaN 的组合上的 Cu，其中 PVD Ta 与 ALD TaN 或 CVD TaN的N/Ta比率或者PVD Ta和PVD TaN的组合与ALD TaN或CVD TaN的N/Ta比率在约0.6至1.0的范围内。该结构进一步包括在填充后的沟槽的底部与沟槽结合的通孔。通孔到达保护层。ALD TaN的厚度在约5至10埃(A )。PVD Ta或PVD TaN的Ta从β -Ta变化到O-Ta0介电层包括介电常数在约2.6至2.65范围内的低k材料。介电层还包括S1、C、O和H。ALD TaN和沉积在ALD TaN上的PVD Ta或PVD Ta和PVD TaN中的碳(C)浓度在约百分之0.2(0.2% )至百分之1(1% )的范围内。PVD Ta或PVD TaN中的碳(C)浓度小于约 0.2%。
[0095]在一些实施例中，描述了一种用于集成电路的结构。该结构包括衬底；沉积在衬底上的第一保护层；沉积在第一保护层上的第一介电层；嵌入第一介电层中的第一沟槽；沉积在第一介电层上的第二保护层；沉积在第一介电层上的第二介电层；嵌入第二介电层中的第二沟槽；位于第一沟槽和第二沟槽之间且在填充后的第一沟槽的顶部结合至第一沟槽以及在第二沟槽的底部结合至第二沟槽的通孔。第一沟槽或第二沟槽包括沉积在第一沟槽的底部和侧壁上的原子层沉积(ALD) TaN或化学汽相沉积(CVD)TaN,其中，ALD TaN或CVDTaN的N/Ta比率在约2.3-2.6的范围内；沉积在ALD TaN或CVD TaN上的物理汽相沉积(PVD) Ta或PVD Ta和PVD TaN的组合，其中PVD TaN的N/Ta比率在约0.3至0.6的范围内，而PVD Ta的N/Ta比率接近零；以及在沉积在ALD TaN或CVD TaN上的PVD Ta或PVDTa和PVD TaN的组合上沉积的Cu，其中PVD Ta或PVD Ta和PVDTaN的组合与ALD TaN或CVD TaN的N/Ta比率在约0.6至1.0的范围内。
[0096]本发明还描述了一种制造集成电路的方法。该方法包括在衬底上沉积保护层；在保护层上沉积介电层；在介电层上沉积硬掩模层；在第一介电层中形成沟槽；以及填充沟槽。填充沟槽包括在沟槽的底部和侧壁上沉积第一阻挡层；在第一阻挡层上沉积第二阻挡层；以及在第二阻挡层上沉积金属。该方法还包括采用化学机械抛光(CMP)来去除硬掩模层。沉积第一阻挡层包括采用原子层沉积(ALD)工艺或化学汽相沉积工艺(CVD)沉积厚度在约5至10埃(A )范围内的氮化钽(TaN)层。沉积第二阻挡层包括采用物理汽相沉积(PVD)工艺在第一阻挡层上沉积厚度在约50至IOOA范围内的Ta层。沉积第二阻挡层还包括采用PVD工艺沉积TaN层。沉积金属包括沉积铜(Cu)。沉积金属还包括沉积Cu晶种层。
[0097]上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种集成电路的结构，所述结构包括: 衬底； 保护层，沉积在所述衬底上； 介电层，沉积在所述保护层上；以及 沟槽，嵌入所述介电层中，所述沟槽包括: 原子层沉积(ALD) TaN层，形成在所述沟槽的侧壁上； 物理汽相沉积(PVD) Ta层，形成在所述ALD TaN层上方；和 含Cu层，形成在所述PVD Ta层上方， 其中，所述ALD TaN层和所述PVD Ta层的总N/Ta比率在约0.6至约1.0的范围内。
2.根据权利要求1所述的结构，其中，所述ALDTaN层的N/Ta比率在约2.3至约2.6的范围内。
3.根据权利要求1所述的结构，还包括在所述沟槽的底部结合至所述沟槽的通孔，所述通孔到达所述保护层。
4.根据权利要求1所述的结构，其中，所述ALDTaN层的厚度在约5埃(A)至约10埃的范围内。
5.一种集成电路的结构，所述结构包括: 衬底； 第一保护层，形成在所述衬底上方； 第一介电层，形成在所述第一保护层上方； 第一沟槽，嵌入所述第一介电层中，所述第一沟槽包括: 第一原子层沉积(ALD) TaN层，沉积在所述第一沟槽的底部和侧壁上； 第一物理汽相沉积(PVD) Ta层，沉积在所述第一 ALD TaN层上方；和 第一含Cu层,形成在所述第一 PVD Ta层上方； 第二保护层，形成在所述第一介电层上方； 第二介电层，形成在所述第二保护层上方； 第二沟槽，嵌入所述第二介电层中，所述第二沟槽包括: 第二 ALD TaN层，沉积在所述第二沟槽的底部和侧壁上； 第二 PVD Ta层，沉积在所述第二 ALD TaN层上方；和 第二含Cu层，形成在所述第二 PVD Ta层上方；以及 通孔，位于所述第一沟槽和所述第二沟槽之间，所述通孔在所述第一沟槽的顶部结合至所述第一沟槽以及在所述第二沟槽的底部结合至所述第二沟槽。
6.根据权利要求5所述的结构，其中，所述第一沟槽和所述第二沟槽分别还包括形成在相应的ALD TaN层和PVD Ta层之间的PVD TaN层。
7.根据权利要求5所述的结构，其中，所述第一沟槽与所述第二沟槽的接触电阻(Re)在约6欧姆至约11欧姆(Ω)的范围内，而所述第一沟槽的关键尺寸(CD)在约0.05微米至约0.5微米(μ m)的范围内变化。
8.—种制造集成电路的方法，所述方法包括: 在衬底上沉积保护层； 在所述保护层上沉积介电层；在所述介电层中沉积沟槽；以及 填充沟槽，填充所述沟槽包括采用原子层沉积(ALD)或化学汽相沉积(CVD)在所述沟槽的底部和侧壁上沉积第一阻挡层，采用物理汽相沉积(PVD)在所述第一阻挡层上沉积第二阻挡层；以及在所述第二阻挡层上方沉积金属层。
9.根据权利要求8所述的方法，其中，沉积所述第一阻挡层包括沉积厚度在约5埃(A )至约10埃范围内的氮化钽(TaN)层。
10.根据权利要求8所述的方法，其中，沉积所述第二阻挡层包括沉积厚度在约50A至约IOOA范围内的Ta层。
【文档编号】H01L23/538GK103579187SQ201310013153
【公开日】2014年2月12日 申请日期:2013年1月14日 优先权日:2012年7月31日
【发明者】李亚莲, 苏鸿文 申请人:台湾积体电路制造股份有限公司