导线架、封装件及其制法
【专利摘要】一种导线架、封装件及其制法，该导线架包括芯片座、第一导脚、第二导脚、第三导脚与连接条，该等第一导脚围绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具有一第一焊垫，该等第二导脚与该等第三导脚围绕该等第一导脚地并交错地设置，且各该第二导脚与第三导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，且该第二焊垫与该芯片座间的距离小于该第三焊垫与该芯片座间的距离，该连接条位于该第一导脚与第二导脚之间，用以连结该等第一导脚的下部侧壁。本发明可增加封装件的输入/输出的数量，并增进封装胶体与导线架之间的结合性。
【专利说明】导线架、封装件及其制法
【技术领域】
[0001] 本发明涉及一种导线架、封装件及其制法，尤指一种四方平面无引脚型式的导线 架、封装件及其制法。
【背景技术】
[0002] 四方平面无引脚（Quad Flat No Lead，简称QFN)封装件为一种使芯片座和导 脚底面外露于封装胶体底部表面的封装单元，一般是采用表面粘着技术（surface mount technology，简称SMT)将四方平面无引脚封装件接置于印刷电路板上，由此以形成一具有 特定功能的电路模块。
[0003] 图1所示者，为现有的四方平面无引脚封装件的剖视图。如图所示，其以导线架做 为封装件的承载件，该导线架的中央具有一芯片座（die pad) 10,该半导体芯片11通过例 如银胶的粘着层12以设置于该芯片座10上，接着，利用多个焊线13将半导体芯片11电 性连接至该导线架的导脚14,最后，用封装胶体15包覆该半导体芯片11、焊线13、芯片座 10与导脚14,以隔绝外在环境，防止半导体芯片11因外在环境的污染与湿气而造成产品失 效。
[0004] 由于四方平面无引脚封装件的体积较小、重量较轻，并可通过外露该芯片座以增 进散热效果，故四方平面无引脚封装件常应用在例如笔记型电脑、数码相机、移动电话、MP3 随身听、掌上型计算机（PDA)与平板电脑等的可携式消费性电子产品中。
[0005] 然而，随着半导体工艺的进步，愈来愈多组件被整合在同一半导体芯片中，使得半 导体芯片的输入/输出（I/O)数目愈来愈多，但前述现有的四方平面无引脚封装件仅具有 围绕该芯片座一圈的单排导脚，而无法提供半导体芯片足够的导脚数，即使后人发展出具 有双排导脚的四方平面无引脚封装件，仍无法符合现今大量输入/输出（I/O)数目的需求。
[0006] 因此，如何避免上述现有技术中的种种问题，实已成为目前亟欲解决的课题。
【发明内容】
[0007] 有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种导线架、封装件及 其制法，可增加封装件的输入/输出的数量，并增进封装胶体与导线架之间的结合性。
[0008] 本发明的导线架包括：芯片座；多个第一导脚，其围绕该芯片座地设置，且各该第 一导脚于其接近该芯片座的一端具有一第一焊垫；多个第二导脚与多个第三导脚，其围绕 该等第一导脚地并交错地设置，且各该第二导脚与第三导脚于其接近该芯片座的一端分别 具有一第二焊垫与一第三焊垫，且该第二焊垫与该芯片座间的距离小于该第三焊垫与该芯 片座间的距离；以及连接条，其位于该第一导脚与第二导脚之间，用以连结该等第一导脚的 下部侧壁。
[0009] 本发明还提供一种封装件，其包括：导线架，其包括：芯片座；多个第一导脚，其围 绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具有一第一焊垫；以及多个 第二导脚与多个第三导脚，其围绕该等第一导脚地并交错地设置，且各该第二导脚与第三 导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，该第二焊垫与该芯片座 间的距离小于该第三焊垫与该芯片座间的距离；半导体芯片，其设于该芯片座的顶面上； 多个焊线，其分别将该半导体芯片电性连接至该第一焊垫、第二焊垫与第三焊垫；以及封装 胶体，其形成于该导线架的顶面上，并形成于该第一焊垫、第二焊垫、第三焊垫与芯片座之 间，以包覆该半导体芯片与焊线，且于该第一导脚与第二导脚之间形成有外露该等第一导 脚的下部侧壁的条形凹槽。
[0010] 本发明又提供一种封装件的制法，其包括：提供一导线架，其包括：芯片座；多个 第一导脚，其围绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具有一第一 焊垫；多个第二导脚与多个第三导脚，其围绕该等第一导脚地并交错地设置，且各该第二导 脚与第三导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，该第二焊垫与 该芯片座间的距离小于该第三焊垫与该芯片座间的距离；以及连接条，其位于该第一导脚 与第二导脚之间，用以连结该等第一导脚的下部侧壁；于该芯片座的顶面上设置半导体芯 片；通过多个焊线分别将该半导体芯片电性连接至该第一焊垫、第二焊垫与第三焊垫；于 该导线架的顶面上形成封装胶体，该封装胶体并形成于该第一焊垫、第二焊垫、第三焊垫与 芯片座之间，以包覆该半导体芯片与焊线；以及移除该连接条，以于该第一导脚与第二导脚 之间形成有外露该等第一导脚的下部侧壁的条形凹槽。
[0011] 由上可知，本发明通过连接条的设置以使最终封装件具有三排导脚，进而在相同 的封装件尺寸下提供更多的输入/输出（I/O)数目；此外，本发明还可分别于第一导脚与第 二导脚上设置第一凹部与第二凹部，而能进一步增加封装胶体与导线架间的结合性。
【专利附图】
【附图说明】
[0012] 图1所示者为现有的四方平面无引脚封装件的剖视图。
[0013] 图2A至图2B所示者分别为本发明的导线架的示意图，其中，图2A为俯视图，图2B 为沿图2A的剖面线AA'的剖视图。
[0014] 图3A至图3D所示者为本发明的封装件及其制法的剖视图。
[0015] 符号说明
[0016] 10,20 芯片座
[0017] 11、32 半导体芯片
[0018] 12、31 粘着层
[0019] 13、33 焊线
[0020] 14 导脚
[0021] 15、34 封装胶体
[0022] 200 通孔
[0023] 201 本体部
[0024] 202 突出部
[0025] 21 第一导脚
[0026] 210 第一凹部
[0027] 211 第一焊垫
[0028] 22 第二导脚
[0029] 220 第二凹部
[0030] 221 第二焊垫
[0031] 23 第三导脚
[0032] 231 第三焊垫
[0033] 232 导角部
[0034] 24 连接条
[0035] 25 框体
[0036] 26 联系条
[0037] AA' 剖面线
[0038] 240 条形凹槽。
【具体实施方式】
[0039] 以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明 书所揭示的内容轻易地了解本发明的其它优点及功效。
[0040] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭 示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故 不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明 所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范 围内。同时，本说明书中所引用的如"交错"、"接近"、"围绕"、"端"、"下部"、"上"、"底"、"顶" 及"一"等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的 改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0041] 图2A至图2B所示者，分别为本发明的导线架的示意图，其中，图2A为俯视图，图 2B为沿图2A的剖面线AA'的剖视图。如图所示，本发明的导线架包括：芯片座20 ;多个第 一导脚21，其围绕该芯片座20地设置，且各该第一导脚21于其接近该芯片座20的一端具 有一第一焊垫211 ;多个第二导脚22与多个第三导脚23,其围绕该等第一导脚21地并交错 地设置，且各该第二导脚22与第三导脚23于其接近该芯片座20的一端分别具有一第二焊 垫221与一第三焊垫231，且该第二焊垫221与该芯片座20间的距离小于该第三焊垫231 与该芯片座20间的距离；以及连接条24,其位于该第一导脚21与第二导脚22之间，用以 连结该等第一导脚21的下部侧壁，该连接条24的厚度小于或等于该第一导脚21的厚度的 一半。
[0042] 于前述的导线架中，该第一导脚21于连结至该第一焊垫211处具有最大宽度，该 第二导脚22于连结至该第二焊垫221处具有最大宽度，且该第三导脚23于连结至该第三 焊垫231处具有最小宽度，该第一导脚21于邻近该第一焊垫211的一端呈圆弧状，该第二 焊垫221的平面位置可与该连接条24重叠。
[0043] 依上所述的导线架，该第一导脚21的顶面具有第一凹部210,且该第二导脚22的 顶面具有第二凹部220。
[0044] 本实施例的导线架中，该芯片座20由本体部201与其周缘的突出部202所构成， 且该突出部202连接一围绕该本体部201的框体25,部分该框体25与突出部202之间设有 通孔200,该框体25主要做为接地之用，该框体25的角落连接有向该导线架角落延伸的联 系条26,该第三导脚23于邻近该联系条26的一侧具有导角部232。
[0045] 图3A至图3D所示者，为本发明的封装件及其制法的剖视图。
[0046] 如图3A所示，首先，提供一导线架，其包括：芯片座20 ;多个第一导脚21，其围绕 该芯片座20地设置，且各该第一导脚21于其接近该芯片座20的一端具有一第一焊垫211 ; 多个第二导脚22与多个第三导脚23,其围绕该等第一导脚21地并交错地设置，且各该第 二导脚22与第三导脚23于其接近该芯片座20的一端分别具有一第二焊垫221与一第三 焊垫231，该第二焊垫221与该芯片座20间的距离小于该第三焊垫231与该芯片座20间 的距离；以及连接条24,其位于该第一导脚21与第二导脚22之间，用以连结该等第一导脚 21的下部侧壁；其中，该第一导脚21于连结至该第一焊垫211处具有最大宽度，该第二导 脚22于连结至该第二焊垫221处具有最大宽度，且该第三导脚23于连结至该第三焊垫231 处具有最小宽度，该第一导脚21的顶面具有第一凹部210,且该第二导脚22的顶面具有第 二凹部220。接着，通过粘着层31于该芯片座20的顶面上设置半导体芯片32。
[0047] 如图3B所示，通过多个焊线33分别将该半导体芯片32电性连接至该第一焊垫 211、第二焊垫221与第三焊垫231。
[0048] 如图3C所示，于该导线架的顶面上形成封装胶体34,该封装胶体34并形成于该第 一焊垫211、第二焊垫221、第三焊垫231与芯片座20之间，以包覆该半导体芯片32与焊线 33, 该连接条24外露于该封装胶体34底面，该封装胶体34还填入该第一凹部210与第二 凹部220中。
[0049] 如图3D所示，通过刀具或激光移除该连接条24,以于该第一导脚21与第二导脚 22之间形成有外露该等第一导脚21的下部侧壁的条形凹槽240,并使该等第一导脚21间 的电性能相互独立。
[0050] 本发明还提供一种封装件，其包括：导线架，其包括：芯片座20 ;多个第一导脚21， 其围绕该芯片座20地设置，且各该第一导脚21于其接近该芯片座20的一端具有一第一焊 垫211 ;以及多个第二导脚22与多个第三导脚23,其围绕该等第一导脚21地并交错地设 置，且各该第二导脚22与第三导脚23于其接近该芯片座20的一端分别具有一第二焊垫 221与一第三焊垫231，该第二焊垫221与该芯片座20间的距离小于该第三焊垫231与该 芯片座20间的距离；半导体芯片32,其设于该芯片座20的顶面上；多个焊线33,其分别将 该半导体芯片32电性连接至该第一焊垫211、第二焊垫221与第三焊垫231 ;以及封装胶体 34, 其形成于该导线架的顶面上，并形成于该第一焊垫211、第二焊垫221、第三焊垫231与 芯片座20之间，以包覆该半导体芯片32与焊线33,且于该第一导脚21与第二导脚22之间 形成有外露该等第一导脚21的下部侧壁的条形凹槽240。
[0051] 于前述的封装件中，该第一导脚21于连结至该第一焊垫211处具有最大宽度，该 第二导脚22于连结至该第二焊垫221处具有最大宽度，且该第三导脚23于连结至该第三 焊垫231处具有最小宽度。
[0052] 依上所述的封装件，该第一导脚21的顶面具有第一凹部210,且该第二导脚22的 顶面具有第二凹部220,该封装胶体34还填入该第一凹部210与第二凹部220中。
[0053] 要注意的是，为了方便说明，本实施例的第2A图仅显示整体结构的约略四分之 一，且本实施例的图2B、图3A至图3D仅显示整体结构的约略二分之一。
[0054] 综上所述，相比于现有技术，本发明通过连接条的设置以使最终封装件具有三排 导脚，进而在相同的封装件尺寸下提供更多的输入/输出（I/O)数目；此外，本发明还可分 别于第一导脚与第二导脚上设置第一凹部与第二凹部，而能进一步增加封装胶体与导线架 间的结合性。
[0055] 上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任 何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本 发明的权利保护范围，应如权利要求书所列。
【权利要求】
1. 一种导线架，其包括： 芯片座； 多个第一导脚，其围绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具 有一第一焊垫； 多个第二导脚与多个第三导脚，其围绕该等第一导脚地并交错地设置，且各该第二导 脚与第三导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，且该第二焊垫 与该芯片座间的距离小于该第三焊垫与该芯片座间的距离；以及 连接条，其位于该第一导脚与第二导脚之间，用以连结该等第一导脚的下部侧壁。
2. 根据权利要求1所述的导线架，其特征在于，该第一导脚于连结至该第一焊垫处具 有最大宽度。
3. 根据权利要求1所述的导线架，其特征在于，该第二导脚于连结至该第二焊垫处具 有最大宽度。
4. 根据权利要求1所述的导线架，其特征在于，该第三导脚于连结至该第三焊垫处具 有最小宽度。
5. 根据权利要求1所述的导线架，其特征在于，该第一导脚的顶面具有第一凹部。
6. 根据权利要求1所述的导线架，其特征在于，该第二导脚的顶面具有第二凹部。
7. -种封装件，其包括： 导线架，其包括： 芯片座； 多个第一导脚，其围绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具 有一第一焊垫；以及 多个第二导脚与多个第三导脚，其围绕该等第一导脚地并交错地设置，且各该第二导 脚与第三导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，该第二焊垫与 该芯片座间的距离小于该第三焊垫与该芯片座间的距离； 半导体芯片，其设于该芯片座的顶面上； 多个焊线，其分别将该半导体芯片电性连接至该第一焊垫、第二焊垫与第三焊垫；以及 封装胶体，其形成于该导线架的顶面上，并形成于该第一焊垫、第二焊垫、第三焊垫与 芯片座之间，以包覆该半导体芯片与焊线，且于该第一导脚与第二导脚之间形成有外露该 等第一导脚的下部侧壁的条形凹槽。
8. 根据权利要求7所述的封装件，其特征在于，该第一导脚于连结至该第一焊垫处具 有最大宽度。
9. 根据权利要求7所述的封装件，其特征在于，该第二导脚于连结至该第二焊垫处具 有最大宽度。
10. 根据权利要求7所述的封装件，其特征在于，该第三导脚于连结至该第三焊垫处具 有最小宽度。
11. 根据权利要求7所述的封装件，其特征在于，该第一导脚的顶面具有第一凹部，且 该封装胶体还填入该第一凹部中。
12. 根据权利要求7所述的封装件，其特征在于，该第二导脚的顶面具有第二凹部，且 该封装胶体还填入该第二凹部中。
13. -种封装件的制法，包括： 提供一导线架，其包括： 芯片座； 多个第一导脚，其围绕该芯片座地设置，且各该第一导脚于其接近该芯片座的一端具 有一第一焊垫； 多个第二导脚与多个第三导脚，其围绕该等第一导脚地并交错地设置，且各该第二导 脚与第三导脚于其接近该芯片座的一端分别具有一第二焊垫与一第三焊垫，该第二焊垫与 该芯片座间的距离小于该第三焊垫与该芯片座间的距离；以及 连接条，其位于该第一导脚与第二导脚之间，用以连结该等第一导脚的下部侧壁； 于该芯片座的顶面上设置半导体芯片； 通过多个焊线分别将该半导体芯片电性连接至该第一焊垫、第二焊垫与第三焊垫； 于该导线架的顶面上形成封装胶体，该封装胶体并形成于该第一焊垫、第二焊垫、第三 焊垫与芯片座之间，以包覆该半导体芯片与焊线；以及 移除该连接条，以于该第一导脚与第二导脚之间形成有外露该等第一导脚的下部侧壁 的条形凹槽。
14. 根据权利要求13所述的封装件的制法，其特征在于，移除该连接条的步骤是通过 刀具或激光为之。
15. 根据权利要求13所述的封装件的制法，其特征在于，该第一导脚于连结至该第一 焊垫处具有最大宽度。
16. 根据权利要求13所述的封装件的制法，其特征在于，该第二导脚于连结至该第二 焊垫处具有最大宽度。
17. 根据权利要求13所述的封装件的制法，其特征在于，该第三导脚于连结至该第三 焊垫处具有最小宽度。
18. 根据权利要求13所述的封装件的制法，其特征在于，该第一导脚的顶面具有第一 凹部，且该封装胶体还填入该第一凹部中。
19. 根据权利要求13所述的封装件的制法，其特征在于，该第二导脚的顶面具有第二 凹部，且该封装胶体还填入该第二凹部中。
【文档编号】H01L21/56GK104064541SQ201310113966
【公开日】2014年9月24日 申请日期:2013年4月3日 优先权日:2013年3月18日
【发明者】张永霖, 赖雅怡, 王愉博 申请人:矽品精密工业股份有限公司