堆栈集成电路系统的制作方法
【专利摘要】本发明提供一种堆栈集成电路系统，包含:第一芯片，具有第一平均图案密度且包含存储胞;第二芯片，具有第二平均图案密度且包含该存储胞用的逻辑电路与一功能单元;及复数硅穿孔，位于该第一芯片与第二芯片中的一者内以电连接该第一芯片与该第二芯片，其中该第一芯片的该存储胞与该第二芯片的该逻辑电路被设计成共同使用以达到完整的内存功能，其中该第一平均图案密度系高于该第二平均图案密度。
【专利说明】堆栈集成电路系统
【技术领域】
[0001] 本发明涉及一种堆栈集成电路系统，尤其涉及一种具有硅穿孔的堆栈集成电路系 统。
【背景技术】
[0002] 为了节省宝贵的布局空间或是增加内联机的效率，可将多个集成电路（1C)芯片 堆栈在一起成为一个1C封装结构。为了达到此目的，可使用一种三维（3D)堆栈封装技 术来将复数集成电路芯片封装在一起。此种三维（3D)堆栈封装技术广泛地使用到硅穿孔 (TSV)。硅穿孔（TSV)是一种垂直导电通孔，其可以完全贯穿硅晶圆、硅板、任何材料所制成 之衬底或芯片。现今，3D集成电路（3DIC)被广用至许多的领域如内存堆栈、影像感测芯片 等。
[0003] 虽然硅穿孔有许多的优点，但其亦为集成电路带来了许多挑战。例如，相较于其周 围的邻居如晶体管与内联机等，其巨大的体积（比传统的晶体管大上一百倍或更多）会浪 费许多的布局空间。其浪费愈多空间，则芯片会变得愈大。现今，所有的电子装置都在竞相 微缩，故浪费空间并不是明智的作法。因此，需要能尽量争取、节省硅穿孔所浪费的空间。
【发明内容】
[0004] 本发明涉及一种堆栈集成电路系统，包含：第一芯片，具有第一平均图案密度且包 含存储胞；第二芯片，具有第二平均图案密度且包含该存储胞用的逻辑电路与一功能单元； 及复数硅穿孔，位于该第一芯片与第二芯片中的一者内以电连接该第一芯片与该第二芯 片，其中该第一芯片的该存储胞与该第二芯片的该逻辑电路被设计成共同使用以达到完整 的内存功能，其中该第一平均图案密度高于该第二平均图案密度。
[0005] 提供一种堆栈集成电路系统，包含：第一芯片，具有存储胞；第二芯片，具有该存 储胞用的逻辑电路的第一部分；第三芯片，具有该存储胞用的逻辑电路的第二部分；及复 数硅穿孔，位于该第一芯片、第二芯片与第三芯片中的一者内以电连接该第一芯片、该第二 芯片与该第三芯片，其中该第一芯片的该存储胞、该第二芯片的该逻辑电路的第一部分与 该第三芯片的该逻辑电路的该第二部分被设计成共同使用以达到完整的内存功能。
[0006] 提供一种堆栈集成电路系统，包含：第一芯片，只包含模拟电路；第二芯片，只包 含数字电路；复数硅穿孔，位于该第一芯片与第二芯片中的一者内以电连接该第一芯片与 该第二芯片，其中该第一芯片的该模拟电路与该第二芯片的该数字电路被设计成共同使用 以达到完整的功能。
【专利附图】
【附图说明】
[0007] 图1显示根据先前技术之传统内存数组的布局平面概图；
[0008] 图2显示根据本发明一实施例之堆栈集成电路（1C)系统的横剖面概图；
[0009] 图3显示根据本发明一实施例在将两芯片堆栈在一起前两芯片的布局概图；
[0010] 图4显示根据本发明另一实施例在将两芯片堆栈在一起前两芯片的布局概图；
[0011] 图5显示集成电路之晶体管层级的横剖面图；
[0012] 图6显示集成电路之晶体管层级与内联机层级的横剖面概图；
[0013]图7显示根据本发明另一实施例中的堆栈集成电路（1C)系统的横剖面概图。
【具体实施方式】
[0014] 下面将详细地说明本发明的较佳实施例，举凡本中所述的组件、组件子部、结构、 材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例，此些实施例 当属本发明的保护范畴。在阅读了本发明后，熟知此项技艺者当能在不脱离本发明之精神 和范围内，对上述的组件、组件子部、结构、材料、配置等作些许更动与润饰，因此本发明之 专利保护范围须视本权利要求书所附之权利要求所界定者为准，且这些更动与润饰当落在 本发明之权利要求内。
[0015] 本发明的实施例及图示众多，为了避免混淆，类似的组件系以相同或相似的标号 示之。图示意在传达本发明的概念及精神，故图中的所显示的距离、大小、比例、形状、连接 关系….等皆为示意而非实况，所有能以相同方式达到相同功能或结果的距离、大小、比例、 形状、连接关系….等皆可视为等效物而采用。
[0016] 请参考图1，其显示根据先前技术中的传统内存区块的布局平面概图。在区块的 中央是复数内存数组以及邻近内存数组的复数感测放大器。每一内存数组包含数百或上千 之存储胞如静态随机存取存储胞或静态随机存取存储胞，而每一静态随机存取存储胞或动 态随机存取存储胞都包含至少一晶体管。在内存区块的外围区域中设有逻辑电路如列译码 器、缓冲器与输入/输出（I/O)。对一内存芯片而言，其可能会包含数百或数千个这类的内 存区块。
[0017] 在单一个晶粒（或芯片）中，图案密度、线宽加间距的大小及内联机层的层数系取 决于电路的复杂程度、制造工艺的世代、所采用的布局手段及所需的效能。在具有内存数 组与逻辑电路区域的一晶粒（或芯片）中，图案密度最高之处与线宽加间距最小之处大多 出现在内存数组中。因此，利用相同的制造工艺来制造图1中所示的内存数组与逻辑电路 区域常会导致厚度不均匀、关键尺寸（CD)不均匀、掺质分布不均等问题，从而导致低良率。 又，为了制造具有较高图案密度与较小线宽加间距的内存数组，必须使用到具有较高精准 度的工艺控制及能力较佳的机器设备，因此成本增加。除此之外，存储胞如静态随机存取存 储胞或动态随机存取存储胞所需的内联机层数通常少于逻辑电路所需的内联机层数。内联 机可被看作为集成电路（1C)的街道与高速公路，连接集成电路中的组件而使其作为一整 体实现功能并将集成电路连接至外部；上下相邻的内联机层通常彼此呈正交。虽然内联机 对于集成电路而言很重要，但太多层的内联机反而会造成某些问题例如拖慢芯片速度的高 寄生电容问题、影响讯号读取正确性的串音问题及散热问题。因此，需要一个方案来解决上 述问题。
[0018] 现在参考图2,其显示根据本发明一实施例之堆栈集成电路（1C)系统的横剖面概 图。在图2中，芯片1与芯片2系堆栈在一起并利用硅穿孔（TSV) 100与微凸块/凸块200 来相互电连接。芯片1与芯片载有被设计成应一起使用以达到完整内存功能的集成电路， 艮P，仅仅是芯片1 一者或芯片2 -者并无法适当地施行内存功能。在图3中所示的一实施 例中，芯片1可载有所有存储胞如静态随机存取存储胞或动态随机存取存储胞，芯片2载有 所有逻辑电路如感测放大器、区域的行译码器、区域的列译码器、全区之行译码器、全区之 列译码器、缓冲器与输入/输出。又，芯片2不仅仅是载有用以控制芯片1并与芯片1共同 使用的逻辑电路，且芯片2亦载有另外一个完整的功能单元如中央处理器单元（CPU)、图形 处理器单元（GPU)、散热单元或基本输入/输出系统（BIOS)。在许多的先前技术中，存储胞 与其逻辑电路皆被设置于相同的芯片中而另一完整的功能单如中央处理器单元则是被设 置在另一芯片中。应注意，每一动态随机存取存储胞（DRAM)皆包含至少一晶体管与至少一 电容器（不管是沟渠型或堆栈型的电容器），而每一静态随机存取存储胞（SRAM)皆包含数 个晶体管（以6T SRAM为例，六个晶体管），且在芯片1中会有百万、千万以上的此些存储胞 紧密地设置在一起。
[0019] 在图4所显示之本发明的另一实例中，由于感测放大器相较于译码器及输入/输 出更容易受到噪声的影响，故将感测放大器与存储胞被设置于芯片1中。不只是如此，在上 个实施例中的该完整的功能单元被分割为两部分即第一部分与第二部分。第一部分和存储 胞与感测放大器被设置于芯片1中，而第二部分和存储胞所用的逻辑电路被设置于芯片2 中。
[0020] 现在参考图5,其显示集成电路之晶体管层级的横剖面图。如图5中所示，假设芯 片1与芯片2皆具有形成于衬底10上的复数晶体管20且每一晶体管20都具有至少一栅 电极22与源极/漏极（S/D) 24。芯片1上的集成电路针对栅电极22有第一平均图案密度 以及第一最小图案线宽加间距（后续会省略栅电极22,分别简称为第一平均图案密度及第 一最小图案线宽加间距）。芯片2上的体积电路针对栅电极22具有第二平均图案密度以及 第二最小图案线宽加间距（后续会省略栅电极22,分别简称为第二平均图案密度及第二最 小图案线宽加间距）。栅电极22的平均图案密度被定义为，所有栅电极22所占据的区域除 以整个芯片的区域。栅电极22的最小图案线宽加间距被定义为，在整个芯片中能找到之栅 电极的最小线宽加间距。第一平均图案密度不同于第二平均图案密度，且第一最小图案线 宽加间距不同于第二最小图案线宽加间距。
[0021] 接着请参考图6,其显示集成电路之晶体管层级与内联机层级的横剖面概图。图6 提供了衬底10、晶体管20与第一层金属（Ml)至第六层金属（M6)间的简单关系。如图6中 所示，接触件将源极/漏极（S/D) 24耦合至第一层金属（Ml)、第一通孔（VI)将第一层金属 (Ml)耦合至第二层金属（M2)、第二通孔（V2)将第二层金属（M2)耦合至第三层金属（M3)、 第三通孔（V3)将第三层金属（M3)耦合至第四层金属（M4)、第四通孔（V4)将第四层金属 (M4)稱合至第五层金属（M5)、第五通孔（V5)将第五层金属（M5)稱合至第六层金属（M6)， 故图6中所示之内联机层的层数根据最高金属层（即第六层金属）为6。芯片1上的集成 电路具有第一层数的内联机层，芯片2上的集成电路具有第二层数的内联机层。第一层数 不同于第二层数。
[0022] 在图2所示的较佳实施例中，第一平均图案密度高于第二平均图案密度，第一最 小图案线宽加间距系小于第二最小图案线宽加间距，第一层数系小于第二层数。
[0023] 虽然在图2中，芯片1的尺寸大于芯片2的尺寸，但芯片1与芯片2的尺寸并不受 此限制。例如，芯片1与芯片2可以具有相同的尺寸。又，在第2图中芯片2系安置于芯片 1之上并设有硅穿孔100与微凸块/凸块200,但本发明并不为所限。硅穿孔100与微凸块 /凸块200也可设置于芯片1之中/之上，且芯片1可安置于芯片2下。
[0024] 现在参考图7,其显示根据本发明另一实施例之堆栈集成电路（1C)系统的横剖面 概图。图7之实施例系类似于图2之实施例，但图7之实施例多了一个设置于芯片1之上的 芯片3,芯片3系利用芯片3之中/之上的硅穿孔100'与微凸块/凸块200'而与芯片1相 连接。芯片1、芯片2与芯片3载有被设计成欲共同使用以施行完整内存功能的集成电路， 即仅仅是芯片1、芯片2与芯片3中的一者或两者并无法适当地施行应有的功能。例如，芯 片1可载有所有的存储胞如静态随机存取存储胞或动态随机存取存储胞与感测放大器，芯 片2可载有部分的逻辑电路如区域列译码器、区域行译码器与缓冲器，芯片3可载有剩下的 逻辑电路如输入/输出、全区译码器与静电防护电路。芯片3上的集成电路针对栅电极22 具有第三平均图案密度与第三最小图案线宽加间距，芯片3具有第三层数的内联机层。第 三平均图案密度系不同于第二与第一平均图案密度；第三最小图案线宽加间距不同于第二 与第一最小图案线宽加间距；第三层数不同于第一与第二层数。
[0025] 在图7所示一较佳实施例中，第一平均图案密度最高，第二平均图案密度系介于 第一平均图案密度与第三平均图案密度之间，第三平均图案密度最低。最小图案线宽加间 距的排名顺序系与平均图案密度相同。至于内联机层的层数，第一层数应该最低，但第二层 数与第三层数可相同或不同。
[0026] 类似于图2的实施例，芯片的尺寸应不受限制。例如，芯片2与芯片3可具有相同 尺寸。又，在图7中芯片2与芯片3系位于芯片1之上且设有硅穿孔100/100'与微凸块/ 凸块200/200'，但本发明并不为所限。硅穿孔100/100'与微凸块/凸块200/200'亦可设 置在芯片1之中/之上且芯片1可位于芯片2与芯片3之下。
[0027] 或者，图7中的芯片3为硅中介层而不具有主动组件设置于其上。在此情况下，芯 片1与芯片2两者一起使用可施行完整的内存功能与中央/图形处理功能，但芯片3只具 有连接芯片1与2并将其连接至外界的接口功能。此时，芯片3可包含硅穿孔、微凸块/凸 块、内联机、被动组件等。由于芯片3不具有主动组件如晶体管，故其不具有平均图案密度， 也不具有最小图案线宽加间距，且其内联机层的层数不多。
[0028] 以此方式，本发明可将不同的工艺世代应用至不同的芯片，因而改善每一芯片内 的均匀度并降低成本。又，本发明可针对每一芯片客制化其内联机层数，因此较敏感的存储 胞如静态随机存取存储胞或动态随机存取存储胞较不会受到噪声干扰。值得一提的是，有 时模拟电路与数字电路亦可具有极不同的布局密度、噪声容裕、内联机层数，故可将本发明 原理应用至包含模拟电路与数字电路的集成电路系统。借着应用本发明的原理，可将模拟 电路设置于一芯片而将数字电路设置于另一芯片，且两芯片可利用硅穿孔来加以电连接而 施行一连串芯片分开时无法单独达到的完整功能。具有模拟电路的芯片与具有数字电路的 另一芯片针对栅电极可具有不同的平均图案密度及/或不同的最小图案线宽加间距及/或 不同的内联机层数。
[0029] 上述实施例仅是为了方便说明而举例，虽遭所属【技术领域】的技术人员任意进行修 改，均不会脱离如权利要求书中所欲保护的范围。
【权利要求】
1. 一种堆栈集成电路系统，包含： 第一芯片，具有第一平均图案密度且包含存储胞； 第二芯片，具有第二平均图案密度且包含该存储胞甩的逻辑电路与一功能单元；及 复数硅穿孔，位于该第一芯片与第二芯片中的一者内以电连接该第一芯片与该第二芯 片， 其中该第一芯片的该存储胞与该第二芯片的该逻辑电路被设计成共同使用以达到完 整的内存功能， 其中该第一平均图案密度系高于该第二平均图案密度。
2. 如权利要求1所述的堆栈集成电路系统，其特征在于，该存储胞为动态随机存取存 储胞（DRAM)或静态随机存取存储胞（SRAM)。
3. 如权利要求2所述的堆栈集成电路系统，其特征在于，该第一芯片更包含存储胞用 的感测放大器。
4. 如权利要求3所述的堆栈集成电路系统，其特征在于，该逻辑电路包含区域行译码 器、区域列译码器、全区行译码器、全区列译码器、缓冲器与输入/输出。
5. 如权利要求2所述的堆栈集成电路系统，其特征在于，该逻辑电路包含感测放大器、 区域行译码器、区域列译码器、全区行译码器、全区列译码器、缓冲器与输入/输出。
6. 如权利要求1所述的堆栈集成电路系统，其特征在于，该功能单元包含中央处理单 元（CPU)、图形处理单元（GPU)、散热单元或基本输出输入系统（BIOS)。
7. 如权利要求1所述的堆栈集成电路系统，其特征在于，该第一芯片具有第一层数之 内联机层而第二芯片具有第二层数之内联机层且该第一层数系小于该第二层数。
8. 如权利要求1所述的堆栈集成电路系统，其特征在于，该第一芯片的尺寸大于该第 二芯片的尺寸。
9. 一种堆栈集成电路系统，包含： 第一芯片，具有存储胞； 第二芯片，具有该存储胞用的逻辑电路的第一部分； 第三芯片，具有该存储胞用的逻辑电路的第二部分；及 复数硅穿孔，位于该第一芯片、第二芯片与第三芯片中的一考内以电连接该第一芯片、 该第二芯片与该第三芯片， 其中该第一芯片的该存储胞、该第二芯片的该逻辑电路的第一部分与该第三芯片的该 逻辑电路的该第二部分被设计成共同使用以达到完整的内存功能。
10. -种堆栈集成电路系统，包含： 第一芯片，只包含模拟电路； 第二芯片，只包含数字电路；及 复数硅穿孔，位于该第一芯片与第二芯片中的一者内以电连接该第一芯片与该第二芯 片， 其中该第一芯片的该模拟电路与该第二芯片的该数字电路被设计成共同使用以达到 完整的功能。
【文档编号】H01L25/16GK104124240SQ201310156101
【公开日】2014年10月29日 申请日期:2013年4月28日 优先权日:2013年4月28日
【发明者】黄昭元, 何岳风, 杨名声, 陈辉煌 申请人:艾芬维顾问股份有限公司