固体摄像器件及包括它的摄像装置的制作方法

固体摄像器件及包括它的摄像装置本申请是申请日为2010年9月26日、发明名称为“固体摄像器件、其制造方法及包括它的摄像装置”的第201010291951.0号专利申请的分案申请。相关申请的交叉参考本申请包含与2009年10月7日向日本专利局提交的日本在先专利申请JP2009-233226的公开内容相关的主题，在此将该在先申请的全部内容以引用的方式并入本文。技术领域本发明涉及在半导体基板上设有多个光电转换元件的固体摄像器件及包括该固体摄像器件的摄像装置。

背景技术：
日本专利特许公开No.2006-311515(下面称为专利文献1)披露了具有多个像素电路的固体摄像器件。在设置在专利文献1所披露的固体摄像器件中的每个像素电路中，第一传输栅极、第一浮动扩散层、第二传输栅极和第二浮动扩散层依次连接到光电二极管。还有，在设在专利文献1所披露的固体摄像器件中的每个像素电路中，累积在光电二极管中的电荷通过第一传输栅极、第一浮动扩散层、第二传输栅极和第二浮动扩散层提供给放大晶体管的栅极端子。另外，放大晶体管使得与累积在光电二极管中的电荷对应的电流流过输出信号线。但是，在设在专利文献1所披露的固体摄像器件中的每个像素电路中，光电二极管、第一传输栅极、第一浮动扩散层、第二传输栅极和第二浮动扩散层并排形成在半导体基板的光接收区域中。因此，在设在专利文献1所披露的固体摄像器件中的像素电路中，光电二极管在半导体基板的光接收区域中的面积变小。在光电二极管的面积变小时，光电二极管的光接收效率降低。还有，在设在专利文献1所披露的固体摄像器件中的像素电路中，当在多个像素电路中的光电二极管的间距设为1微米以下的数量级(或者2微米以下的数量级)时，可能显著出现由于光电二极管的面积减小而导致光接收效率降低的问题。

技术实现要素：
本发明是为了解决上述问题而作出的，因此本发明的目的是提供这样一种固体摄像器件，在尽可能抑制光电转换元件(例如光电二极管)的面积减小的同时提高性能，本发明还提供了包括该固体摄像器件的摄像装置。为了实现上述目的，根据本发明的实施方案，提供了一种固体摄像器件，其包括：光电转换元件，其形成在半导体基板中；第一隐埋栅极电极，其靠近于所述光电转换元件形成；以及第一扩散层，其靠近于所述第一隐埋栅极电极形成。所述第一扩散层形成为埋入在所述半导体基板中。根据本发明的另一个实施方案，提供了一种摄像装置，其包括：固体摄像器件；以及用于将物体的影像在固体摄像器件上成像的光学系统。该固体摄像器件包括：光电转换元件，其形成在半导体基板中；第一隐埋栅极电极，其靠近于所述光电转换元件形成；以及第一扩散层，其靠近于所述第一隐埋栅极电极形成。所述第一扩散层形成为埋入在所述半导体基板中。根据本发明，能够在尽可能抑制例如光电二极管等光电转换元件的面积减小的同时提高性能。附图说明图1为部分电路的方框图，显示出作为本发明第一实施方案的固体摄像器件的CMOS图像传感器的示意性布置；图2为电路图，显示出设置在图1所示的CMOS图像传感器中的像素电路的结构；图3A和图3B分别为时序图，显示出读取在图1所示的CMOS图像传感器中的一行的数据的时间过程；图4为顶部平面图，显示出在图2中所示的像素电路相对于半导体基板的示意性布置；图5为沿着图4的A-A′线剖开的横剖面图；图6为在图5中所示的第一沟道形成区域的横向剖面图；图7A至图7H分别为用于制造在图4至图6中所示的像素电路的各个过程的横剖面图；图8为顶部平面图，显示出比较例的像素电路相对于半导体基板的示意性布置；图9为沿着图8的A-A′线剖开的横剖面图；图10为顶部平面图，显示出形成在本发明第二实施方案的CMOS图像传感器的半导体基板上的四个像素电路的示意性布置；图11为纵向剖面图，显示出在图10所示的半导体基板中形成有浮动扩散层的部分的结构；图12为方框图，显示出作为本发明第三实施方案的摄像装置的照相机系统的示意性结构。具体实施方式下面参照附图对本发明的优选实施方案进行详细说明。要指出的是，按照以下顺序进行说明。1.第一实施方案(固体摄像器件)2.第二实施方案(针对多个像素电路形成一个浮动扩散部(第二扩散层)的情况)3.第三实施方案(摄像装置)1.第一实施方案CMOS图像传感器的结构图1显示出本发明第一实施方案的固体摄像器件所采用的使用列模拟-数字(A/D)转换系统的互补金属氧化物半导体(CMOS)图像传感器1的示意性布置。该CMOS图像传感器1具有半导体基板11。在半导体基板11上设有光接收区域21。该光接收区域21为矩形区域，其中纵横比例如设为3:4或9:16。并且，在光接收区域21中形成有多个像素电路22。多个像素电路22以矩阵形式二维设置在光接收区域21中。另外，在光接收区域21中布置有多条列信号线(读取信号线)23和多条行信号线24。在该情况下，列信号线23的数量与二维设置的像素电路22的列数相同。并且，行信号线24的数量与二维设置的像素电路22的行数相同。每条列信号线23在图1中垂直延伸，与成一列设置的多个像素电路22连接。每条行信号线24在图1中水平延伸，与成一行设置的多个像素电路22连接。图2为电路图，显示出图1所示的像素电路22的结构。像素电路22包括作为电路元件的光电二极管(光电转换元件)25、第一传输晶体管30、第二传输晶体管26、复位晶体管27、放大晶体管28和选择晶体管29。光电二极管25连接在电源线(未示出)和第一传输晶体管30的源极电极之间。在接收到光时，光电二极管25在其中积累电荷。在该情况下，光电二极管25在其中积累与所接收到的光的光量对应的电荷量。第一传输晶体管30的漏极电极通过由将在下面描述(参照图5)的隐埋扩散层55构成的保持部44与第二传输晶体管26的栅极电极连接。并且，第一传输晶体管30在例如其栅极电极被控制为具有高电平时导通，使隐埋扩散层55与光电二极管25连接。累积在光电二极管25中的电荷运动到隐埋扩散层55。第二传输晶体管26的源极电极与隐埋扩散层55连接。另外，第二传输晶体管26的漏极电极连接到由随后描述的表面扩散层60构成的浮动扩散部FD。表面扩散层60与放大晶体管28的栅极电极连接。并且，第二传输晶体管26例如在其栅极电极被控制为具有高电平时导通。因此，隐埋扩散层55与用作浮动扩散部FD的表面扩散层60连接。另外，浮动扩散部FD的电压电平变为与隐埋扩散层55中的电荷量对应的电压电平。放大晶体管28的源极电极与行信号线24连接。放大晶体管28的漏极电极与选择晶体管29的源极电极连接。并且，放大晶体管28使得对应于与其栅极电极连接的浮动扩散部FD的电压电平的电流流过选择晶体管29。选择晶体管29的漏极电极与列信号线23连接。并且，选择晶体管29在例如其栅极电极被控制为具有高电平时导通，使得放大晶体管28与列信号线23连接。因此，使得电流从放大晶体管28流向列信号线23。在这种像素电路22中，例如，在电荷已经在光电二极管25中累积规定时间之后，第一传输晶体管30、第二传输晶体管26和选择晶体管29各自都被控制为导通。在该情况下，使得累积在光电二极管25中的电荷通过各自都保持在导通状态的第一传输晶体管30和第二传输晶体管26流进浮动扩散部FD。另外，放大晶体管28使得与浮动扩散部FD的电位对应的电流通过保持在导通状态的选择晶体管29流进列信号线23。因此，列信号线23的电压为与累积在光电二极管25中的电荷量对应的电压电平。另外，为了去除所谓的KTC噪声等，在像素电路22中，将复位晶体管27和选择晶体管29都控制为保持在导通状态。在复位晶体管27导通时，浮动扩散部FD与行信号线24连接。另外，使得与浮动扩散部FD的电位对应的电流从放大晶体管28流向列信号线23，其中浮动扩散部FD保持在与行信号线24连接的状态。因此，列信号线23的电压为与浮动扩散部FD的复位电位对应的电压电平。除了多个像素电路22之外，在图1所示的CMOS图像传感器1的半导体基板11上还形成有行扫描电路31、列A/D转换电路32、列扫描电路33、通信时序控制部34和信号处理部35。列A/D转换电路32产生出分别包含有与从多个像素电路22读出的接收光的光量对应的计数值的信号，将这样产生出的这些信号输出给输出信号线40。为此，列A/D转换电路32包括基准信号输出电路36、数量与列信号线23的数量相同的多个比较器37以及数量与列信号线23的数量相同的多个计数器38。基准信号输出电路36与基准信号线39连接。还有，基准信号输出电路36将按照斜坡波形的方式变化的基准信号输出给基准信号线39。比较器37与基准信号线39和相应的列信号线23连接。还有，当基准信号线39上的基准信号的电压高于相应一条列信号线23的电压时，比较器37以高电平输出信号。另一方面，当基准信号线39上的基准信号的电压低于相应一条列信号线23的电压时，比较器37以低电平输出信号。计数器38与相应的比较器37和输出信号线40连接。还有，计数器38从预定的时刻开始进行计数，然后进行递增计数一段时间，直到来自相应一个比较器37的输出信号从高电平转换到低电平为止。另外，计数器38将包括有由此统计出的计数值的信号输出给输出信号线40。信号处理部35与输出信号线40连接。还有，如将在下面所述的一样，信号处理部35从每个像素电路22的读取时间段(D阶段)的计数值中减去复位时间段(P阶段)的计数值。因此，执行了相关双采样(CDS)处理。有关减法的算术运算结果用作表示各像素电路22中由光电二极管25所接收到的光的光量的数值。行扫描电路31与多条行信号线24连接。还有，当读出关于所拍摄图像的数据时，例如行扫描电路31依次控制多条行信号线24以便让多条行信号线24变为高电平。因此，每一行选择多个像素电路22。列扫描电路33与列A/D转换电路32的多个计数器38连接。还有，列扫描电路33将输出时序信号依次输出给多个计数器38。当将输出时序信号输入给计数器38时，计数器38将包含有计数值的信号输出给输出信号线40。因此，分别包含有由多个计数器38统计出的计数值的多个信号被依次输出给输出信号线40。通信时序控制部34与行扫描电路31、列扫描电路33、基准信号输出电路36等连接。还有，为了控制用于从多个像素电路22中读出所拍摄图像的数据的操作，通信时序控制部34控制行扫描电路31、列扫描电路33、基准信号输出电路36等。用于从CMOS图像传感器1中读取所拍摄图像的数据的操作接下来对用于从图1所示的CMOS图像传感器1中读取所拍摄图像的数据的操作进行说明。下面通过例举利用在所有像素中大致同时进行光接收的全域快门系统的操作来给出说明。利用全域快门系统，在几乎不会引起时间延迟的快门时间内对所有像素进行曝光，并且累积在所有像素的多个光电二极管25中的电荷大致同时传输到保持部44。要指出的是，用于从CMOS图像传感器1中读取所拍摄图像的数据的一般操作为利用逐行进行读取操作的卷帘式快门系统的操作。利用卷帘式快门系统，例如每次对一行像素进行光接收。利用全域快门系统，CMOS图像传感器1中的多个像素电路22的复位晶体管27被同时复位。另外，在经过预定快门时间之后，CMOS图像传感器1中的多个像素电路22的第一传输晶体管30被同时控制为导通。要指出的是，在CMOS图像传感器1中的多个像素电路22中，在针对每一行将多个复位晶体管27依次、连续复位之后，多个第一传输晶体管30被依次、连续地控制为导通。同样在该情况下，在针对所有像素的快门时间的处理中，不进行用于针对每行从像素中读取所拍摄图像的数据的操作。因此，与卷帘式快门系统相比，该读取操作能够在较短时间内完成。在复位完成之后，多个光电二极管25从物体接收由光学系统聚集的光。并且，电荷量变为与在光电二极管25中接收到的光的光量对应的量。还有，当根据全域快门系统驱动多个像素电路22时，多个保持部44从所有像素电路22所共用的复位时刻到导通时刻的时间将累积在各个光电二极管25中的电荷保持在保持部中。在与光电二极管25所接收到的光的光量对应的电荷分别累积在多个保持部44中之后，CMOS图像传感器1分别从多个保持部44中读出这些电荷。根据分别由多个光电二极管25接收到的光量表示的二维光量分布(亮度分布)来产生出由CMOS图像传感器1生成的物体的拍摄图像。当拍摄一幅图像时，行扫描电路31根据由通信时序控制部34作出的控制来逐行依次控制多条行信号线24，以便让多条行信号线24的每一条具有高电平。另外，例如列扫描电路33控制与被控制为具有高电平的行信号线24连接的多个像素电路22中的多个选择晶体管29，让多个选择晶体管29中的每一个都保持在导通状态。因此，逐行选择多个像素电路22。例如，属于所选一行的多个像素电路22分别将与所接收光的光量对应的电平的电压输出给多个列信号线23。基准信号输出电路36输出具有斜坡波形的基准信号，该波形在行扫描电路31将行信号线24控制为让每条行信号线24具有高电平的时期内从高电平变为低电平两次。列扫描电路33与基准信号输出电路36开始输出相应的基准信号的时刻同步地向多个计数器38输出用于启动计数的时序信号。图3A和图3B分别为时序图，显示出对于一行的读取时间的信号波形。图3A显示出基准信号输出电路36输出的基准信号的斜坡波形以及像素信号(在像素电路22向列信号线23输出的电压电平下的信号)的波形。图3B显示出来自比较器37的输出信号的波形。如图3A和图3B所示，将基准信号控制为在一行的读取时间内具有两个斜坡波形。具有第一斜坡波形的基准信号在复位时间段(P阶段)输出。还有，具有第二斜坡波形的基准信号在读取时间段(D阶段)输出。还有，对于P阶段的时间和D阶段的时间中的每段时间，基准信号的电压电平与像素信号的电压一致。在该一致的时刻，来自比较器37的输出电压从高电平转换到低电平。另外，计数器38在从例如将基准信号控制为具有高电平的时刻到来自比较器37的输出电压倒转的时刻的时间段内进行递增计数操作。计数器38每针对一行的读取时间统计P阶段的计数值和D阶段的计数值这两个计数值。另外，对于输出具有P阶段的斜坡波形的基准信号的时间，在属于所选一行的多个像素电路22中，多个复位晶体管27被控制为导通。因此，像素信号(列信号线23)的电压电平变为与在所选一行中的像素电路的浮动扩散部FD的复位电位对应的电压电平。另外，在P阶段中的计数处理中，计数器38统计出计数值，该计数值表示直到由浮动扩散部FD引起的列信号线23的电位和基准信号的电位彼此一致所经过的时间。对于输出具有D阶段的斜坡波形的基准信号的时间，在属于所选一行的多个像素电路22中，多个第二传输晶体管26被控制为导通。因此，像素信号(列信号线23)的电压电平变为与保持在所选一行中的像素电路22的保持部44中的电荷量对应的电压电平。另外，在D阶段中的计数处理中，计数器38统计出计数值，该计数值表示直到与保持在保持部44中的电荷量对应的列信号线23的电位和基准信号的电位彼此一致所经过的时间。多个计数器38中的每一个通过输出信号线40将由此统计出的两个计数值输出给信号处理部35。信号处理部35从在每个计数器38中的D阶段的计数值中减去P阶段的计数值。因此，获得了一行的光量分布信息(亮度分布信息)，其中去除了像素电路22中的噪声分量。并且，行扫描电路31逐行依次控制多条行信号线24，以便让多条行信号线24中的每一条具有高电平。另外，行扫描电路31每各行的读取时间重复进行图3A和图3B中所示的控制。因此，获得有关一幅图像的光量分布信息(亮度分布信息)。信号处理部35或与信号处理部35的随后一级连接的图像处理部(未示出)根据一幅图像的光量分布补偿滤色器(未示出)的颜色分量的缺失，由此产生出单色图像或全色图像。CMOS图像传感器1输出与光量分布对应的图像、单色图像或全色图像作为拍摄图像。像素电路22的示意性布置接下来参照图4对CMOS图像传感器1的像素电路22的结构进行详细说明。图4为示意性顶部平面图，显示出相对于半导体基板11形成有图1所示的像素电路22的区域12的示意性布置。多个像素电路22在半导体基板11的光接收区域21中二维设置。图4为当从图1所示的半导体基板11的光接收区域21侧观看其中形成有一个像素电路22的像素电路形成区域12时的顶部平面图。如图2所示，像素电路22包括光电二极管25、第一传输晶体管30、保持部44、第二传输晶体管26、浮动扩散部FD、复位晶体管27、放大晶体管28和选择晶体管29。这多个电路元件25至30、44和FD以及用来使得这多个电路元件25至30、44和FD相互电连接的布线部形成在像素电路形成区域12中。光电二极管25形成在图4所示的四边形像素电路形成区域12的右半部中。多个像素电路22的光电二极管25以1微米以下或者2微米以下的数量级的间距并排形成在半导体基板11的光接收区域21中。在图4中，光电二极管25形成为占据了像素电路形成区域12的宽度的大约60％，这等于或大于其宽度的一半。另外，浮动扩散部FD形成在图4所示的四边形像素电路形成区域12的左半部的上部中。第一传输晶体管30的栅极电极形成在浮动扩散部FD和光电二极管25之间。另外，第二传输晶体管26的栅极电极形成在图4所示的四边形像素电路形成区域12的左上角部分中。还有，复位晶体管27的栅极电极、放大晶体管28的栅极电极和选择晶体管29的栅极电极形成在图4所示的四边形像素电路形成区域12的左半部的从中间部分到下部的区域中。复位晶体管27、放大晶体管28和选择晶体管29共同形成为图4中并排垂直设置的形式。另外，复位晶体管27的栅极电极靠近浮动扩散部FD形成。布线部41形成在复位晶体管27的栅极电极和放大晶体管28的栅极电极之间。布线部42形成在放大晶体管28的栅极电极和选择晶体管29的栅极电极之间。还有，布线部43形成在选择晶体管29的栅极电极的下侧以便与列信号线23连接。像素电路22的层叠结构图5为半导体基板11的局部纵向剖面图，显示出图4所示的像素电路22的层叠结构。图5为沿着图4的A-A′线剖开的横剖面图。并且，图5显示出在一个像素电路形成区域12中的P型阱50的内部。另外，图5显示出阻光膜69，阻光膜69在位置上与半导体基板11的光接收区域21重叠。阻光膜69在形成光电二极管25的位置中具有开口部分。还有，阻光膜69阻挡了想要在开口部分之外的部分入射到半导体基板11上的光。CMOS图像传感器1的半导体基板11为N型半导体基板11。P型阱50在半导体基板11的光接收区域21中形成在预定深度(例如3微米)的位置区域中。P型阱50例如形成在整个光接收区域21上。多个像素电路22并排形成在P型阱50内。形成在整个光接收区域21上的P型阱50通过隔离部分71分成多个像素电路形成区域12。另外，在通过采用隔离部分71分开而获得的像素电路形成区域12的每个表面中形成氧化膜72。作为图2中所示的像素电路22的电路元件的光电二极管25、第一传输晶体管30、保持部44、第二传输晶体管26、浮动扩散部FD、复位晶体管27、放大晶体管28和选择晶体管29以及布线形成在通过采用隔离部分71分开而获得以分别与这些像素电路对应的各像素电路形成区域12中。并且，如图5所示，光电二极管25、第一传输晶体管30、隐埋扩散层55、第二传输晶体管26和表面扩散层60形成在像素电路形成区域12中。隐埋扩散层55用作保持部44。表面扩散层60用作浮动扩散部FD。光电二极管25为隐埋光电二极管25。该光电二极管25具有形成在半导体基板11的光接收区域21的一个表面侧的p+型区域61以及形成在半导体基板11内、使得在p+型区域61下面的N型区域62。隐埋光电二极管25例如形成在从半导体基板11的光接收区域21的一个表面侧到深度为1至3微米的位置的范围中。因此，隐埋光电二极管25可以在其中累积大量电荷。要指出的是，总之隐埋光电二极管25形成为，例如使得对应于构成N型半导体基板11的硅(Si)的光吸收系数获得到约3微米深度的电位梯度。因此，通过利用在大约3微米深的位置中产生出的电子，能够确保光电二极管25的灵敏度。第一传输晶体管30包括第一隐埋栅极电极51、第一氧化膜52、第一杂质区域53和第一沟道形成区域54。并且，第一传输晶体管30靠近于隐埋光电二极管25形成。第一隐埋栅极电极51形成为埋入在半导体基板11中。具体地说，第一隐埋栅极电极51形成在从半导体基板11的光接收区域21的一个表面侧到到达隐埋光电二极管25的N型区域62的深度的位置的范围中。总之，第一隐埋栅极电极51形成为从半导体基板11的光接收区域21的一个表面侧到大约1.0至1.5微米深的位置处。第一氧化膜52覆盖着第一隐埋栅极电极51。第一杂质区域53覆盖着第一氧化膜52。第一杂质区域53为导电类型与N型区域62相反的P型半导体区域。第一沟道形成区域54在远离半导体基板11的光接收区域21的一个表面侧的内侧中形成为第一杂质区域53的一部分。第一沟道形成区域54为杂质浓度低于第一杂质区域53的P型半导体区域。并且，第一杂质区域53以高杂质浓度形成，从而在第一隐埋栅极电极51保持在导通状态时在第一杂质区域53和第一沟道形成区域54之间实现足够的电位差。另外，第一杂质区域53以高杂质浓度形成以便不会引起电荷在位于光电二极管25和隐埋扩散层55之间的部分之外的任意部分中出现不必要的运动。图6为在形成有第一沟道成区域54的深度处半导体基板11的局部横向剖面图。如图6所示，第一氧化膜52形成在第一隐埋栅极电极51的周边。第一沟道形成区域54形成在第一氧化膜52的周边。第一沟道形成区域54接触隐埋光电二极管25的N型区域62和隐埋扩散层55中的每一个。并且，在向第一隐埋栅极电极51施加预定电位时，累积在光电二极管25的N型区域62中的电荷通过第一沟道形成区域54运动到隐埋扩散层55。如图5所示，用作保持部44的隐埋扩散层55远离半导体基板11的光接收区域21的一个表面侧形成，以便埋在半导体基板11中。隐埋扩散层55为N型半导体区域。另外，隐埋扩散层55接触第一传输晶体管30的第一沟道形成区域54和第二传输晶体管26的将在后面描述的第二沟道形成区域59中的每一个。要指出的是，总之隐埋扩散层55形成在离半导体基板11的光接收区域21的一个表面侧的平均距离Rp为1微米深度的深度位置中。另外，为了确保利用更小面积的光电二极管25的电荷累积容量，使得隐埋扩散层55的杂质浓度高于光电二极管25的N型区域62的杂质浓度。另外，如将在后面描述的一样，隐埋扩散层55的杂质浓度设定为不太高以便能够在复位阶段中被完全耗尽。第二传输晶体管26包括第二隐埋栅极电极56、第二氧化膜57、第二杂质区域58和第二沟道形成区域59。并且，第二传输晶体管26形成在远离第一传输晶体管30和光电二极管25中每一个的位置中。第二隐埋栅极电极56形成为埋入在半导体基板11中。具体地说，第二隐埋栅极电极56形成在从半导体基板11的光接收区域21的一个表面侧到到达隐埋扩散层55的深度的位置的范围中。第二氧化膜57覆盖着第二隐埋栅极电极56。第二杂质区域58覆盖着第二氧化膜57。第二杂质区域58为导电类型与隐埋扩散层55相反的P型半导体区域。第二沟道形成区域59在远离半导体基板11的光接收区域21的一个表面侧的内侧中形成为第二杂质区域58的一部分。第二沟道形成区域59为杂质浓度低于第二杂质区域58的P型半导体区域。并且，第二沟道形成区域59接触隐埋扩散层55和表面扩散层60中的每一个。要指出的是，第二杂质区域58以高杂质浓度形成，以便在第二隐埋栅极电极56保持在导通状态时在第二杂质区域58和第二沟道形成区域59之间获得足够的电位差。另外，第二杂质区域58以高杂质浓度形成，以便不会造成电荷在位于隐埋扩散层55和表面扩散层60之间的部分之外的任何部分中出现不必要的运动。用作浮动扩散部FD的表面扩散层60形成在半导体基板11的光接收区域21的一个表面侧。表面扩散层60为N型半导体区域。表面扩散层60的杂质浓度设定为较高以便实现与布线部接触。另外，表面扩散层60形成在第一传输晶体管30的第一杂质区域53和第二传输晶体管26的第二杂质区域58之间，并且接触第二传输晶体管26的第二沟道形成区域59。要指出的是，更好的是，在第二沟道形成区域59和表面扩散层60之间的PN结部分位于从半导体基板11的光接收区域21的一个表面侧到0.5微米深的位置的范围内。因此，浮动扩散部FD的PN结部分的深度可以等于一般CMOS图像传感器1的相应深度。另外，按如下方式调节图5中所示的第一沟道形成区域54、隐埋扩散层55、第二沟道形成区域59和表面扩散层60的杂质浓度。也就是说，例如第一沟道形成区域54的杂质浓度被调节为，在第一隐埋栅极电极51和第二隐埋栅极电极56中的每一个在复位阶段等中导通时，第一沟道形成区域54的电位变为高于其中累积电荷的光电二极管25的N型区域62的电位。另外，第一沟道形成区域54、隐埋扩散层55、第二沟道形成区域59和表面扩散层60的杂质浓度被调节为，使得第一沟道形成区域54的电位、隐埋扩散层55的电位、第二沟道形成区域59的电位和表面扩散层60的电位在相同的条件下依次变高。在该情况下，表面扩散层60的杂质浓度变为高于隐埋扩散层55的杂质浓度。通过将这些杂质浓度相互组合，可以使得保持在隐埋扩散层55中的电荷都运动到表面扩散层60。因此，在使第二隐埋栅极电极56导通以使得电荷运动的复位完成之后，隐埋扩散层55完全变为非充电状态(完全耗尽)。因此，隐埋扩散层55完全耗尽。制造像素电路22的方法图7A至图7H分别为横剖面图，说明了在半导体基板11的P型阱50中形成像素电路22的例如光电二极管25、第一传输晶体管30、保持部44、第二传输晶体管26、浮动扩散部FD、复位晶体管27、放大晶体管28和选择晶体管29等电路元件的制造过程。在图7A至图7H所示的制造过程中，首先，如图7A所示，将隔离部分71和氧化膜72各自都形成在形成有半导体基板11的P型阱50的光接收区域21中。可以通过采用浅沟槽隔离(STI)方法、局部硅氧化(LOCOS)方法等来形成隔离部分71。在隔离部分71和氧化膜72各自都形成在半导体基板11的P型阱50中之后，如图7B所示，在半导体基板11的光接收区域21中形成用于第一隐埋栅极电极51的孔和用于第二隐埋栅极电极56的孔。具体地说，在半导体基板11的P型阱50上形成具有与第一隐埋栅极电极51和第二隐埋栅极电极56的沉积图案互补的图案的抗蚀剂膜81。之后，通过选择蚀刻半导体基板11，形成用于第一隐埋栅极电极51的孔82和用于第二隐埋栅极电极56的孔82。在已经形成用于第一隐埋栅极电极51的孔82和用于第二隐埋栅极电极56的孔82之后，如图7C所示，将杂质离子注入到用于第一隐埋栅极电极51的孔82的周边和用于第二隐埋栅极电极56的孔82的周边中的每一个中。因此，P型第一杂质区域53形成在用于第一隐埋栅极电极51的孔82的周边。另外，P型第二杂质区域58形成在用于第二隐埋栅极电极56的孔82的周边。在期望将P型区域形成在半导体基板11中时，例如必须将硼(B)、二氟化硼(BF2)等作为杂质离子注入到半导体基板11中。另外，必须采用例如离子注入系统等离子注入机来进行离子注入。在已经在用于第一隐埋栅极电极51的孔82的周边形成了P型第一杂质区域53并且已经在用于第二隐埋栅极电极56的孔82的周边形成了P型第二杂质区域58之后，去除抗蚀剂膜81。另外，如图7D所示，在半导体基板11的光接收区域21的一个表面侧形成多晶硅膜83。一部分多晶硅膜83还形成在用于第一隐埋栅极电极51的孔82和用于第二隐埋栅极电极56的孔82的内部中。另外，如图7D所示，在多晶硅膜83上形成新的抗蚀剂膜84。该抗蚀剂膜84形成在用于第一隐埋栅极电极51的孔82和用于第二隐埋栅极电极56的孔82的上方。在该情况下，选择地蚀刻该多晶硅膜83。因此，将第一隐埋栅极电极51和第二隐埋栅极电极56各自形成在半导体基板11上。接着，如图7E所示，在半导体基板11上形成新的抗蚀剂膜85。该抗蚀剂膜85形成在半导体基板11的一个表面侧的第一隐埋栅极电极51和第一隐埋栅极电极51的周边之外。另外，在形成抗蚀剂膜85的状态下，将少量N型杂质离子注入到半导体基板11中。在期望形成N型区域时，例如必须将砷(As)、磷(P)等离子作为杂质离子注入到半导体基板11中。另外，必须采用离子注入系统来进行离子注入。将注入到半导体基板11中的杂质离子注入到离半导体基板11的光接收区域21的一个表面预定深度的位置处。并且，其中注入有N型杂质离子的P型第一杂质区域53的一部分变为杂质浓度低于第一杂质区域53的P型区域。因此，形成了第一沟道形成区域54。要指出的是，如图7E所示，第一沟道形成区域54这时形成为从第一杂质区域53沿着图7E的水平方向稍微延伸。在去除抗蚀剂膜85之后，如图7F所示，在半导体基板11上形成新的抗蚀剂膜86。该抗蚀剂膜86形成在半导体基板11的一个表面侧，在第二隐埋栅极电极56的第一隐埋栅极电极51侧的一半以及第一隐埋栅极电极51相对于第二隐埋栅极电极56的周边之外。另外，在形成抗蚀剂膜86的状态下，少量N型杂质离子注入到半导体基板11中。这些N型杂质离子注入到离半导体基板11预定深度的位置处。并且，其中注入有N型杂质离子的P型第二杂质区域58的一部分变为杂质浓度低于第二杂质区域58的P型区域。因此，形成了第二沟道形成区域59。要指出的是，如图7F所示，这时的第二沟道形成区域59形成为从第二杂质区域58的一个表面侧向第一隐埋栅极电极51侧稍微延伸。第一传输晶体管30和第二传输晶体管26通过上述制造过程各自形成在半导体基板11上。接着，如图7G所示，在半导体基板11上形成新的抗蚀剂膜87。该抗蚀剂膜87形成在半导体基板11的一个表面侧上隔离部分71和第一隐埋栅极电极51之间的部分之外的部分。另外，在形成抗蚀剂膜87的状态下，将P型杂质离子和N型杂质离子依次注入到半导体基板11中。因此，在半导体基板11上形成具有P+型区域61和N型区域62的隐埋光电二极管25。另外，N型区域62接触第一沟道形成区域54。接着，如图7H所示，在半导体基板11上形成新的抗蚀剂膜88。该抗蚀剂膜88形成在第一隐埋栅极电极51和第二隐埋栅极电极56之间的部分之外的部分中。另外，在形成抗蚀剂膜88的状态下，将N型杂质离子注入到半导体基板11中。因此，隐埋扩散层55和表面扩散层60各自形成在半导体基板11上。并且，表面扩散层60形成在半导体基板11的光接收区域21的一个表面侧上。表面扩散层60接触第二沟道形成区域59。另外，隐埋扩散层55形成为在半导体基板11的内部中与表面扩散层60重叠并且与之远离。隐埋扩散层55接触第一沟道形成区域54和第二沟道形成区域59中的每一个。在图7A至图7H所示的制造过程结束之后，在半导体基板11的光接收区域21的一个表面侧上分别形成像素电路22的第二传输晶体管26、复位晶体管27、放大晶体管28、选择晶体管29和第一传输晶体管30的栅极电极。因此，在半导体基板11上形成多个像素电路22。并且，在分别在图5中所示并且在图7A至图7H中所示的制造过程中形成的像素电路22中，例如将在第一隐埋栅极电极51处的电位控制为被设为高电平。因此，在光电二极管25中产生的电荷通过第一沟道形成区域54运动到作为保持部44的隐埋扩散层55。另外，在像素电路22中，例如将在第二隐埋栅极电极56处的电位控制为被设为高电平。因此，保持在隐埋扩散层55中的电荷通过第二沟道形成区域59运动到用作浮动扩散部FD的表面扩散层60。比较例的像素电路22的层叠结构和制造方法图8为顶部平面图，显示出比较例的像素电路22相对于半导体基板11的示意性布置。图9为沿着图8的A-A′线剖开的纵向剖面图。图9的纵向剖面图对应于图5的纵向剖面图。在下面的说明中，为了便于说明，比较例的像素电路22与第一实施方案的CMOS图像传感器1中的像素电路22相同或对应的部分分别由相同的附图标记表示。比较例的像素电路22基本上具有与图4和图5所示的第一实施方案的CMOS图像传感器1中的像素电路22的层叠结构相同的层叠结构。但是，比较例的像素电路22与第一实施方案的CMOS图像传感器1中的像素电路22的不同之处在于，与其它晶体管(即，复位晶体管27、放大晶体管28和选择晶体管29)的情况类似，第一传输晶体管30的栅极电极形成在半导体基板11的一个表面上。此外，比较例的像素电路22与第一实施方案的CMOS图像传感器1中的像素电路22的不同之处在于，比较例的像素电路22不包括第二传输晶体管26和隐埋扩散层55。并且，在比较例的像素电路22中，第一传输晶体管30的栅极电极形成在光电二极管25和用作浮动扩散部FD的表面扩散层60之间。另外，在比较例的像素电路22中，在从像素电路22中读出所拍摄图像的数据的操作阶段中将第一传输晶体管30控制为依次导通。另外，在第一实施方案的CMOS图像传感器1中，在从像素电路22中读出所拍摄图像的数据的操作阶段中，如图3所示，需要用于将像素电路22复位的操作。为此，在比较例的像素电路22中，根据卷帘式快门系统，需要从多个像素电路22中读出所拍摄图像的数据。在比较例的像素电路22中，不能根据全域快门系统进行读取操作。如上所述，在第一实施方案的CMOS图像传感器1中，第一传输晶体管30、保持部44和第二传输晶体管26每个都连接在光电二极管25和浮动扩散部FD之间。因此，在本发明的第一实施方案中，可以根据全域快门系统分别从多个像素电路22的光电二极管25中读出所拍摄图像的数据。另外，即使在按照全域快门系统进行读取操作的情况下，也可根据基于从D阶段的计数值中减去P阶段的计数值的操作的CDS处理获得抑制KTC噪声的数值。另外，在第一实施方案的CMOS图像传感器1的像素电路22中，第一传输晶体管30和第二传输晶体管26形成为具有相应的隐埋栅极电极。另外，在第一实施方案的CMOS图像传感器1的像素电路22中，用作保持部44的隐埋扩散层55形成在用作浮动扩散部FD的表面扩散层60下方以便在位置上与用作浮动扩散部FD的表面扩散层60重叠。因此，在观看半导体基板11的光接收区域21的一个表面侧时，表面扩散层60和隐埋扩散层55两者所用的面积变为一个扩散层的面积。因此，尽管设有表面扩散层60和隐埋扩散层55，但在半导体基板11的光接收区域21中的光电二极管25的面积也不会减小。因此，在半导体基板11的光接收区域21的一个表面侧的光电二极管25的面积等于在像素电路22只包括浮动扩散部FD的表面扩散层60的情况下的面积。另外，通过采用隐埋栅极电极，在低电压驱动CMOS图像传感器1中，可以通过采用埋入在半导体基板11中的隐埋扩散层55来使得电荷运动。另外，在本发明的第一实施方案中，在形成为在位置上相互重叠的表面扩散层60和隐埋扩散层55中，埋在半导体基板11中的隐埋扩散层55用作用来保持累积在光电二极管25中的电荷的保持部44。因此，在保持部44中没有产生由于半导体基板11的表面电荷而导致的噪声。保持在保持部44中的电荷量为在光电二极管25中产生的电荷量，因此噪声分量非常小。要指出的是，当在半导体基板11的表面部分中存在缺陷时，电荷从缺陷部分上升至半导体基板11的表面部分。这样上升的电荷变为噪声。2.第二实施方案根据本发明的第二实施方案的CMOS图像传感器1是这样的，对于多个像素电路22形成一个浮动扩散部FD。图10为顶部平面图，显示出在本发明第二实施方案的CMOS图像传感器1中形成在半导体基板11上的四个像素电路22的示意性布置。图10显示出四个(＝2(行)×2(列))像素电路22。并且，如图10所示，根据每四个(＝2(行)×2(列))像素电路22的重复图案在第二实施方案中的半导体基板11上形成多个像素电路22。具体地说，在图10所示的左上像素电路形成区域中形成有包括光电二极管25-1、第一传输晶体管30-1和第二传输晶体管26-1的左上像素电路22-1。另外，在图10所示的左下像素电路形成区域中形成有包括光电二极管25-2、第一传输晶体管30-2和第二传输晶体管26-2的左下像素电路22-2。另外，在图10所示的右下像素电路形成区域中形成有包括光电二极管25-3、第一传输晶体管30-3和第二传输晶体管26-3的右下像素电路22-3。并且，在图10所示的右上像素电路形成区域中形成有包括光电二极管25-4、第一传输晶体管30-4和第二传输晶体管26-4的右上像素电路22-4。另外，作为一个浮动扩散部FD的表面扩散层60形成在四个像素电路22-1至22-4之中。另外，四个第一传输晶体管30-1至30-4形成在表面扩散层60和相应的光电二极管25-1至25-4之间。并且，四个第二传输晶体管26-1至26-4每个都靠近表面扩散层60形成。另外，一个复位晶体管27相对于四个像素电路22-1至22-4设置在图10的上侧。与电源电压Vdd连接的布线部41和与表面扩散层60连接的布线部91分别与复位晶体管27的栅极电极的左手侧和右手侧连接。另外，与接地电位GND连接的布线部93形成在布线部91的右手侧。并且，一个放大晶体管28和一个选择晶体管29相对于四个像素电路22-1至22-4设置在图10的下侧。与表面扩散层60连接的布线部92形成在放大晶体管28的栅极电极的左手侧。布线部42形成在放大晶体管28和选择晶体管29之间。布线部43形成在选择晶体管29的右手侧。图11为在作为浮动扩散部FD的表面扩散层60中的半导体基板11的纵向剖面图。如图11所示，四个隐埋扩散层55-1至55-4形成在表面扩散层60的下侧各自远离表面扩散层60的相应位置中，该表面扩散层60形成为暴露至半导体基板11的光接收区域21的表面。在图11的左手侧的左上隐埋扩散层55-1形成在第一传输晶体管30-1和第二传输晶体管26-1之间。在图11的右手侧的左下隐埋扩散层55-2形成在第一传输晶体管30-2和第二传输晶体管26-2之间。另外，第三右下扩散层55-3形成在第一传输晶体管30-3和第二传输晶体管26-3之间。并且，第四右上扩散层55-4形成在第一传输晶体管30-4和第二传输晶体管26-4之间。如上所述，在本发明的第二实施方案中，多个像素电路22根据每四个(＝2(行)×2(列))像素电路22的重复图案形成在半导体基板11上。并且，在本发明的第二实施方案中，例如浮动扩散部FD等电路元件在多个像素电路22之间共享。因此，在本发明的第二实施方案中，可以减少所有都形成在半导体基板11的光接收区域21中的浮动扩散部FD、复位晶体管27、放大晶体管28和选择晶体管29的数量。并且，在该第二实施方案中，在半导体基板11的光接收区域21的一个表面侧，多个像素电路22的光电二极管25的面积可以增加与浮动扩散部FD、复位晶体管27、放大晶体管28和选择晶体管29的减少数量对应的面积。另外，可以增加光电二极管25的数量。3.第三实施方案摄像装置的结构图12显示出应用了本发明第三实施方案的摄像装置的照相机系统101的示意性结构。该照相机系统101为安装有第一和第二实施方案中的任一个CMOS图像传感器(固体摄像器件)1的数码相机或数码摄像机。要指出的是，该照相机系统101可以作为相机模块等结合在例如移动电话等移动设备中。在图12中所示的照相机系统101包括由光学系统构成的镜头组102、CMOS图像传感器1、数字信号处理器(DSP)电路103、显示装置104、操控系统装置105、帧存储器106、记录装置107和电源系统装置108。DSP电路103与CMOS图像传感器1连接。DSP电路103处理通过采用CMOS图像传感器1拍摄的图像的数据。DSP电路103、显示装置104、操控系统装置105、帧存储器106、记录装置107和电源系统装置108都通过总线109相互连接。镜头组102将来自物体的入射光(图像光)聚集在CMOS图像传感器1的光接收区域21上。因此，使得物体在光接收区域21上成像。显示装置104例如具有液晶显示面板或有机电致发光(EL)面板。显示装置104将所拍摄的图像显示出来。操控系统装置105例如具有触摸面板和操控按钮。并且，操控系统装置105向CMOS图像传感器1、DSP电路103、显示装置104、记录装置107或电源系统装置108发出控制指令。电源系统装置108例如包括电池等。并且，电源系统装置108给CMOS图像传感器1、DSP电路103、显示装置104、操控系统装置105和记录装置107的每一个供电。记录装置107例如包括半导体存储器、光学记录介质等。并且，记录装置107将所拍摄图像的数据记录在半导体存储器或光学记录介质中。要指出的是，半导体存储器、光学记录介质等可以从照相机系统101上拆卸下来。操作说明例如，在拍摄静态图像或运动图像时，CMOS图像传感器1输出从多个像素电路读出的有关所接收到光的光量的分布数据。DSP电路103处理关于所接收到光的光量的分布数据，由此生成照相机系统101所需的一帧拍摄图像数据。帧存储器106将所拍摄图像的数据存储在其中。显示装置104从帧存储器106中读出所拍摄图像的数据，由此显示出与所读出的数据对应的图像。另外，记录装置107根据从操控系统装置105发出的指令记录所拍摄图像的数据，将这样收入的数据以与图像拍摄模式对应的格式存储。除此之外，例如，在显示所拍摄的静态图像或动态图像时，显示装置104从记录装置107中读出这样拍摄的静态图像或动态图像的数据，将静态图像或动态图像显示出来。上述第一至第三实施方案仅仅为本发明的优选实施方案，因此本发明决不局限于这些实施方案。因此，在不脱离本发明的主题的情况下可以作出各种变化或变型。例如，在上述第一至第三实施方案的每一个中的固体摄像器件为CMOS图像传感器1。除此之外，例如，固体摄像器件也可以是电荷耦合器件(CCD)图像传感器。在上述第一至第三实施方案的每一个中，在每个像素电路22中形成有一个保持部44(一个隐埋扩散层55)。除此之外，例如也可以在每个像素电路22中形成多个保持部44(多个隐埋扩散层55)。在该情况下，用作多个保持部44的多个隐埋扩散层55必须形成为在半导体基板11的深度方向上相互堆叠，并且在该位置中与表面扩散层60重叠。本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及变化。