互连接触结构及其制造方法
【专利摘要】本发明公开了一种互连接触结构及其制造方法，该制造方法包括形成由多个半导体接触垫构成的一叠层，半导体接触垫耦合于一电路的各个有源层。半导体接触垫包括多个外周围，各个外周围具有一侧壁，侧壁耦合于各个有源层。杂质是沿着外周围注入以形成多个外周围低电阻区域于接触垫上。接着在半导体接触垫构成的叠层中形成多个开口，开口暴露一用于对应的半导体接触垫上的层间导体的着陆区且定义一内周围于至少一半导体接触垫上。经由注入杂质以沿着内周围形成多个内周围低电阻区域用于层间导体接触，内周围低电阻区域系连续地且与对应的外周围低电阻区域重叠。
【专利说明】互连接触结构及其制造方法
【技术领域】
[0001]本
【发明内容】
是有关于一种高密度存储装置，且特别是有关于一种三维高密度存储装置中用以连接多层平面的互连接触结构及其制造方法。
【背景技术】
[0002]三维(3D)存储装置的特征在于具有多层结构，且各层包括一存储单元的平面阵列。对于特定的三维叠层存储装置而言，多个有源层可包括多个有源条，依有源条的材料可配置为存储单元的位线或字线，并叠层成彼此间隔开来的脊形(ridge-like)结构。此些有源层可以由掺杂(P型或η型)或未掺杂的半导体材料制成。在此种三维存储装置中，多个存储单元可以设置于叠层的位线或字线以及与其交叉的字线或位线的多个交叉点(cross-point),以形成一个三维存储阵列。
[0003]如上所述的存储装置记载于美国专利公开案第2012/0182806号案，发明名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(Memory Architectureof3D Array With Alternating Memory String Orientation and String SelectStructures)」，发明人为陈士弘与吕函庭；以及美国专利案第8，363，476号案，发明名称为「存储装置、其制造方法与操作方法(Memory Device, Manufacturing Method AndOperating Method Of The Same)」，发明人为陈士弘与吕函庭。以上两美国专利为本申请案的受让人所共同拥有且在此做为参照(incorporated by reference)。上述例子中，有源条(active strips) I禹合于各层的接触垫(pad)。接触垫配置成阶梯式(stairstep)结构以提供多个着陆区(landing area)至多个层间导体(interlayer conductor)。特别对于大型阵列，接触垫的电阻可能相对较高，因而减缓装置的操作。并且，跨过阵列而至各个有源条的多个电流路径可能彼此不同，使得控制电路(control circuitry)及感应电路(sensingcircuitry)更为复杂。
[0004]因此，设计者们无不致力于开发研究一种三维存储装置的结构，藉此其中的多层彼此可链接，而使得装置的操作特性变异降低。
【发明内容】
[0005]一种三维装置的互连结构(interconnect structure)包括多个半导体接触垫形成的一叠层，各半导体接触垫分别耦合于对应的多个有源层中的多个有源材料条。叠层中的一个半导体接触垫具有一个外周围，外周围包括至少一侧壁耦合于一有源层。多个外周围低电阻区域沿着叠层中的半导体接触垫的外周围设置，而降低外周围低电阻区域的电阻至低于内部区域的电阻。叠层中的半导体接触垫亦具有多个开口，开口暴露一个以上接触垫上的一个以上着陆区。开口定义一内周围于一接触垫上。多个内周围低电阻区域亦可沿着叠层中的半导体接触垫的内周围设置，亦降低内周围低电阻区域的电阻至低于内部区域的电阻。
[0006]根据本
【发明内容】
的实施例，外周围低电阻区域可以经由注入杂质并以一个以上远离法线方向的角度将杂质导入接触垫构成的图案化叠层中而形成。于一些实施例中，可以在形成外周围低电阻区域之后形成接触垫里的开口。经由注入杂质并以一个以上实质上的法线(垂直)角度导入杂质，可以沿着半导体接触垫的内周围而形成内周围低电阻区域，以降低内周围低电阻区域的电阻，以及降低各个暴露的着陆区的电阻，使此两者降低至低于半导体接触垫的内部区域的电阻。内周围低电阻区域至少包括着陆区，于一些实施例中，内周围低电阻区域更包括一重叠区域，与外周围低电阻区域重叠，而在对应的半导体接触垫上形成一个低电阻的通道。本
【发明内容】
的实施例相较于已知的技术具有许多优点。举例来说，本方法可以应用于用以接触具有例如至少四层以上的多层结构的导体结构的半导体接触垫叠层。各个半导体接触垫的接触区域的特征在于具有高导电性(conductance)用以提供高速操作。本
【发明内容】
的其他方面及优点系描述于以下的
【发明内容】
及权利要求范围。
[0007]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0008]图1绘示一半导体装置的透视图，该半导体装置包括用于互连接触结构的半导体接触垫。
[0009]图2~图13、图7A、图7B、图8A、图1OA~图13A及图13B绘示一三维半导体装置的导体结构的制造方法示意图。
[0010]图14绘示一三维半导体装置的导体结构的制造方法流程图。
[0011]图15绘示一集 成电路示意图，该集成电路包括具有行、列及平面译码电路的三维与非门(NAND)快闪存储阵列。
[0012]【符号说明】
[0013]100:三维半导体装置
[0014]200、302、304、306:叠层
[0015]211、213:半导体层
[0016]210、212、214:绝缘层
[0017]216:半导体衬底
[0018]308:间隙
[0019]311、313、356、402B、403B、404B、405B、412A、413A、414A、415A、612、614、616、618:半导体接触垫
[0020]312、314:侧壁
[0021]312a:第一侧壁
[0022]312b:第二侧壁
[0023]322a ~329a,322b ~329b、402、403、404、405、412、413、414、415:有源条
[0024]402Cl、402C2、403C、404C、802a、802b、802c:开口
[0025]409:串选择线栅极结构
[0026]419:源极线端
[0027]425-1 ~425-N:导体
[0028]426、427:栅极选择线[0029]428:源极线
[0030]452:存储材料层
[0031]454:硅化物层
[0032]604,902:杂质
[0033]606:箭头
[0034]608、904:法线
[0035]610:衬底
[0036]612:角度
[0037]620,920:掩模
[0038]702:外周围低电阻区域
[0039]702a、702b:区域
[0040]704、1004b、1004c、1004d:内部区域
[0041]710a、710b:轮廓线
[0042]804a,804b,804c,804d, 1204a, 1204bU204cU204d:着陆区
[0043]806a、806b、806c:内周围
[0044]958:平面译码器
[0045]959:位线
[0046]960:三维与非门快闪存储阵列
[0047]961:列译码器
[0048]962:字线
[0049]963:行译码器
[0050]964:串选择线
[0051]965:总线
[0052]966:方块
[0053]967:数据汇流线
[0054]968:方块
[0055]969:状态机
[0056]971:数据输入线
[0057]972:数据输出线
[0058]974:其他电路
[0059]975:集成电路线
[0060]1002a、1002b、1002c、1002d:内周围低电阻区域
[0061]1102:绝缘充填材料
[0062]1106:厚度
[0063]1202a、1202b、1202c、1202d:接触开 口
[0064]1302:导电材料
[0065]1302b、1304b:区域
[0066]ML1、ML2、ML3:金属线
[0067]1400:流程图[0068]1402、1404、1406、1408、1410、1412、1414、1416、1418、1420:步骤【具体实施方式】
[0069]以下是提出各种实施例搭配图式进行详细说明，实施例所提出的细部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。本发明的保护范围当视随附的权利要求范围所界定的为准。具有通常知识者当可依据实际实施态样的需要对这些步骤及结构细节加以修饰或变化。不同实施例中的相似元件是以相似的元件符号标示。
[0070]图1绘示一实施例的如前述引用的美国专利公开案2012/0182806例示的三维半导体装置(例如是一存储装置)100的透视图。多种绝缘材料系形成但未绘示于图中以较佳地表示有源层。多个有源层包括多个半导体条及多个半导体接触垫以连接多个层间导体及其他元件。三维半导体装置100系形成并覆盖一具有一绝缘层(未绘示)形成于其上的衬底。衬底可包括一个以上的集成电路以及其他结构。如图式所示，四个半导体接触垫402B、403B、404B及405B位于由多个有源层所形成的叠层的近端(proximal end)上，而四个半导体接触垫412A、413A、414A及415A位于叠层的远程(distal end)上。然而，有源层及对应的半导体接触垫的数目可以延伸至任意的N层，其中N是大于I的整数。如图式所示，三维半导体装置包括以绝缘材料间隔开的多个有源条(例如402、403、404、405)构成的多个叠层。半导体接触垫(例如402B、403B、404B及405B)终止(terminate)对应的多个有源层中的多个有源条。如上所述，半导体接触垫402B、403B、404B及405B电性耦合于多个有源层，以连接于译码电路以在阵列中选择层。半导体接触垫402B、403B、404B及405B可以在有源层图案化时一并图案化，可能的例外情况是层间连接(interlayer connector)的连通柱(via)。实施例中，各个有源条包括一半导体材料以适于作为一通道。此些条系脊形(ridge-like)并沿Y轴延伸，因此有源条402、403、404、405可以作为多个主体，包括多个快闪存储单元串的通道区于例如是水平(horizontal)与非门串构造中。本实施例中，存储材料层452涂布多个有源条构成的多个叠层，而于其他实施例中，存储材料层452涂布多个有源条的至少一边侧壁上。于其他实施例中，有源条可以作为垂直与非门串构造的字线。比方说，本
【发明内容】
所引用的美国专利8，363，476即为一例。
[0071]有源条构成的各叠层的一端终止于半导体接触垫，而另一端终止于一源极线。因此，有源条402、403、404、405于近端终止于半导体接触垫402B、403B、404B和405B，而通过栅极选择线427后于远程终止于源极线端419。有源条412、413、414、415于远程终止于半导体接触垫412A、413A、414A和415A，而通过栅极选择线426后于有源条的近端终止于源极线端(例如是源极线428)。
[0072]在如图1所示的实施例中，多个导体425-1到425-N正交配置在多个有源条构成的多个叠层上。多个导体425-N在由多个叠层所定义出的多个沟槽(trench)中具有与多个有源条构成的叠层共形的多个表面，并且叠层上的有源条402、403、404、405的侧面和导体425-1到425-N(例如是字线或源极选择线)交叉点定义出接口区的多层阵列。如图式所示，一硅化物层(例如是硅化钨、硅化钴、硅化钛或硅化镍)454可以形成于导体(例如是字线或源极选择线)的顶表面上。
[0073]根据实施的方式，存储材料层452可以包括多层介电电荷储存结构。举例来说,一个多层电荷储存结构包括一个隧穿层、一电荷捕捉层和一阻挡层(blocking layer),隧穿层包括一氧化硅，电荷捕捉层包括一氮化硅，阻挡层包括一氧化硅。于一些实施例中，介电电荷储存层中的隧穿层可以包括具有厚度小于2纳米的一第一氧化硅层、具有厚度小于3纳米的一氮化硅层及具有厚度小于3纳米的一第二氧化硅层。于其他实施例中，存储材料层452可以仅包括一个电荷捕捉层，而不包括任何隧穿层或阻挡层。
[0074]在另一实施例中，可采用一反熔丝(ant1-fuse)材料，例如是二氧化硅、氮氧化硅或其他硅氧化物，其厚度例如是I?5纳米。亦可采用其他类型的反熔丝材料，例如氮化娃。于米用反熔丝材料的实施例中，有源条402、403、404、405可以是具有第一导电型(例如是P型)的半导体材料。导体(例如是字线或源极选择线)425-N可以是具有第二导电型(例如是η型)的半导体材料。举例来说，有源条402、403、404、405可以由P型多晶硅制成，而导体425-Ν可以由相对重掺杂的η+型多晶娃或相对重掺杂的ρ+型多晶娃制成。于采用反熔丝材料的实施例中，有源条的宽度必须足够提供空间以产生空乏区以达到二极管的操作。因此，三维阵列中的多晶硅条及导体线之间的交叉点形成多个存储单元，此些存储单元包括一整流器，整流器由阴极和阳极之间且具有可编程的反熔丝层的ρ-η结所形成。
[0075]于其他实施例中，存储材料可以采用不同的可编程电阻存储材料，包括金属氧化物，例如是氧化钨形成于钨上、或掺杂金属氧化物、或其他材料。部分此些材料形成的装置可以是可编程的且可以在多电压或多电流擦除，并且可以进行单元内多位储存的操作。
[0076]如图1所示，半导体接触垫402Β、403Β、404Β和405Β电性耦合于装置中对应的层中多个有源条的一侧壁上，例如是经由形成一连续的图案化半导体层而完成。于一些实施例中，接触垫可以电性耦合于对应的层中多个有源条的两侧壁上。于其他实施例中，接触垫可以经由其他材料与结构连接至有源条，以达成装置操作所需的电压及电流的电性连通。并且，于本实施例中，半导体接触垫402Β、403Β、404Β和405Β中除了最底层者之外，包括多个开口 402C1、402C2、403C、404C，开口暴露底下接触垫上的着陆区，并形成一个阶梯状结构。开口定义接触垫上的多个内周围。
[0077]图2?图13、图7A、图7B、图8A、图1OA?图13A及图13B绘示互连接触结构的制造方法示意图，其中互连接触结构用于在高密度三维半导体结构(例如是存储装置)中将有源元件连接至各种控制电路(包括，举例来说，一读取电路或一译码电路)的导线。
[0078]图2绘示一互连接触结构的制造方法示意图，如此透视图所示，叠层200的半导体层211、213由绝缘层212间隔开来。绝缘层214覆盖半导体层213。图式中仅绘示两个半导体层211、213，然而实际上可以包括更多层。各个半导体层211、213可以系通过适合的杂质成分(η型或ρ型)轻度掺杂或者系未掺杂，如此则各半导体层可具有一第一电阻。半导体层构成的叠层形成于半导体衬底216上并覆盖半导体衬底216，且经由绝缘层210而与半导体衬底216绝缘。半导体衬底216可以是娃、娃绝缘体(silicon on insulator, SOI)、硅锗化合物、及其他类型衬底。根据实施的类型，一种以上的控制电路可以形成于衬底216上。绝缘层210可以是氧化硅、氮化硅、例如是以氧化硅和氮化硅交错设置的多层叠层(例如是ONO叠层)、高介电值介电材料、低介电值介电材料、及其他类型材料。
[0079]图3绘示多个彼此间隔开来的有源条叠层302、304耦合于半导体接触垫构成的叠层306的透视图，其中半导体接触垫构成的叠层306是由半导体层构成的叠层200所形成。半导体层叠层200包括覆盖的绝缘层214，整体进行一图案化及刻蚀工艺以形成耦合于半导体接触垫(306)的多个间隔开来的有源条叠层302、304。本实施例是以两个叠层302、304为例说明，然而有源条叠层的数目可以依照实际应用与设计而增加至例如8、32、64、128个甚至更多。图案化及刻蚀工艺包括形成一图案化掩模(未绘示)于绝缘层214上并覆盖多个半导体层，以及进行一刻蚀工艺。图案化掩模可以由光感性材料制成，例如是光刻胶或一硬掩模材料。硬掩模材料可以是介电材料，例如是氧化硅或氮化硅。硬掩模材料也可以是金属材料，或者是其他类型材料。如本实施例所示，多个间隔开来的叠层302、304各具有脊形结构并沿Y方向对齐排列，而半导体接触垫的叠层306配置垂直于间隔开来的有源条叠层302、304且沿X方向对齐排列。各有源条包括半导体层211、213的一对应部分且被绝缘层212间隔开。各半导体接触垫的一侧壁耦合于层中的多个有源条。如图式所示，半导体接触垫313的侧壁312耦合于来自半导体层213的多个有源条，半导体接触垫311的侧壁314耦合于来自半导体层211的多个有源条。半导体接触垫313、311可视作一外周围，沿着纵向(图式中的X方向)包括多个第一侧壁和多个第二侧壁，多个末端沿着横向(图式中的Y方向)具有一宽度。
[0080]图4绘示一有源材料图案化层的简化布局图，其中包括在第一侧壁312a上的有源条322a?329a和第二侧壁312b上的有源条322b?329b。叠层306中的各个半导体接触垫，例如半导体接触垫356具有一外周围，外周围包括至少一侧壁(312a或312b)耦合于有源条的对应的层。
[0081]图5绘示存储材料452系平面沉积(blanket deposition)覆盖多个有源层的叠层302、304(接触垫系移除以简化图式)及绝缘层210的暴露区域的透视图。此平面沉积可以在叠层中的接触垫区域被掩模覆盖时进行。为了更清楚描述各个元件，半导体接触垫的叠层306不绘示于图5中，且Y-Z平面系前置。位于有源层的叠层302、304之间的间隙308系绘不于图式中。存储材料452可以具有如图1的实施例所述的一介电电荷捕捉结构，或其他存储材料。
[0082]图6绘示以杂质604对多个有源层及类似于图3所示的半导体接触垫叠层进行第一注入处理的简化透视图。杂质604与半导体层(图2的211、213)具有相同的导电型(η型或P型)。于其他实施例中，杂质604和半导体层可以具有不同的导电型。四个有源层中的四个半导体接触垫612、614、616、618及对应的有源条322a、323a的叠层系绘示于图式中，且半导体接触垫叠层系前置。半导体接触垫之间的绝缘层未绘示以使得图式较清楚。如图式所示，杂质604以一个以上的入射角倾斜注入于接触垫的外周围区域，该倾斜角度相对于衬底610表面的法线608可以例如是O?89度。在进行注入时，衬底610可以根据箭头606方向在X-Y平面上转动，使得杂质604以一个以上相对于衬底的晶面的角度612 (扭角)进行注入。在多个实施例中，倾斜角、扭角以及离子能量系适当选用使得一个连续的外周围低电阻区域702可沿着叠层中各个半导体接触垫612、614、616、618的外周围形成，此部分会在后续图7、图7A及图8再做详细介绍。再者，注入杂质可以在多个叠层(302、304)的有源条被掩模620覆盖时进行，如此一来注入处理实质上便不影响多个有源层中的多个有源材料条的电阻。
[0083]图7绘示半导体接触垫612、614、616、618的叠层进行第一注入处理后的透视图。图7A绘示图7中的半导体接触垫叠层306及对应的多个有源层的上视图。如图式所示，第一注入处理沿着叠层中各个半导体接触垫的外周围形成多个外周围低电阻区域702。本实施例中，外周围低电阻区域702沿着外周围相对的侧壁是连续的，且被一内部区域704分隔开来(成为702a和702b)。于其他实施例中，此阶段的外周围低电阻区域可以沿着外周围并包括末端(未绘示)系连续的，这可以经由例如是在离子注入过程中离子减速时经由分散或扩散产生的离散效应(straggling effect)而达成。在一些实施例中，来自第一注入处理的杂质604降低外周围低电阻区域702的电阻至低于叠层中的各个半导体接触垫的内部区域704的电阻。
[0084]图7B绘示形成导体线于多个有源层之上及之间后的半导体接触垫612、614、616、618的叠层的布局图，并且，相较于有源层垂直对齐并以轮廓线710a和710b圈起的区域中形成串选择线(SSL)栅极结构(例如是图1所示的串选择线栅极结构409)，致使一串选择晶体管形成于靠近接触垫处，此串选择晶体管可以用于选择个别的有源条叠层。导线(未绘示于图7B)可以包括多个字线(图1所示的425-N)。
[0085]图8绘示多个开口形成于如图7所示的半导体接触垫的叠层的各个半导体接触垫上的透视图，其中开口仅不形成于最低层的接触垫上。开口 802a形成于接触垫612上，开口802b形成于接触垫614上，开口 802c形成于接触垫616上。各个开口暴露其下方的多个半导体接触垫的各个接触区域的着陆区。如图式所示，着陆区804a形成于接触垫612上，着陆区804b形成于接触垫614上，着陆区804c形成于接触垫616上，着陆区804d形成于接触垫618上。再者，各个开口进一步为各个半导体接触垫定义一内周围。如图式所示，内周围806a相关连于接触垫612的开口 802a，内周围806b相关连于接触垫614的开口 802b，内周围806c相关连于接触垫616的开口 802c。阶梯结构可以经由一个以上的图案化及刻蚀工艺并利用依次递减一掩模层的长度而形成各个暴露的着陆区而形成。形成阶梯结构的各种方法的细节系描述于例如是美国专利案第8，383,512号案，申请日为2011/5/14，发明名称为「多层联机结构的制造方法(Method for Making Multilayer Connection Structure)」，发明人为陈士弘、吕函庭、李鸿志与杨金成。以上美国专利为本申请案的受让人所共同拥有且在此做为参照。
[0086]图8A绘示包括有源条322a、323a的半导体接触垫的叠层之中的一层(例如是接触垫614)的布局图。如图式所示，接触垫614上的开口 802b定义接触垫614里的一内周围806b。接触垫614上暴露的着陆区804b位于重叠的层612的开口 802a与层614的开口802b所定义的区域中。
[0087]图9绘示如图8所示的半导体接触垫612、614、616、618的叠层进行第二注入处理的透视图。第二注入处理采用杂质(η型或ρ型)902。杂质902可以和在第一注入处理时用于定义区域702a和702b的杂质具有相同的极性(polarity)。如图式所示，杂质902以一实质上垂直于衬底(X-Y平面)的倾斜角度进行注入，例如是以法线904方向进行注入。为了使杂质902可以到达区域804a、804b、804c、804d，注入导入的角度可以是大约O?30度的微倾角。在进行第二注入处理时，衬底同样可以根据箭头906方向在X-Y平面上转动一个以上适当的扭角，使得第二杂质(902)可以均匀分布。再者，注入杂质可以在多个叠层的有源条322、323a被掩模920覆盖时进行，如此一来注入处理实质上便不影响多个有源层中的多个有源材料条的电阻。
[0088]图10绘示半导体接触垫612、614、616、618的叠层进行第二注入处理后的透视图。图10A绘示叠层中间的一个层(例如是接触垫614)的布局图。在一些实施例中，第二注入处理的倾斜角、扭角、离子能量及其他参数系适当选用，使得各个内周围低电阻区域1002a、100213、1002(:及1002(1分别形成于各个半导体接触垫612、614、616、618的暴露的着陆区中，并横跨过各个暴露区域的宽度(沿Y方向)。各个内周围低电阻区域1002a、1002b、1002c及1002d可分别重叠于对应的各个外周围低电阻区域以形成一连续的低电阻区域。举例来说，接触垫614上的内周围低电阻区域1002a与外周围低电阻区域702a、702b重叠。再者，相较于对应的各个内周围低电阻区域，各个接触垫614、616、618被上面一层阻隔的内部区域1004b、1004c、1004d可能维持高电阻。如图1OA所示，进行第二注入处理时，接触垫614上的内部区域1004b被至少其上层612所阻隔，因此相较于内周围低电阻区域1002b和外周围低电阻区域702a、702b，接触垫614上的内部区域1004b具有实质上较高的电阻。
[0089]图11绘示沉积一绝缘充填材料1102后如图10所示的半导体接触垫612、614、616和618的透视图。图1lA绘示沿图11的X-Y平面的剖面图。绝缘充填材料1102覆盖用于各个半导体接触垫612、614、616和618的层间导体的着陆区里的内周围低电阻区域1002a、1002b、1002c及1002d，并且从最顶层(本实施例例如是层612)起算具有一厚度1106。如图式所示，于一些实施例中，内周围低电阻区域包括的杂质可以填满整个接触垫的深度。绝缘充填材料1102可以是氧化硅、氮化硅、例如是以氧化硅和氮化硅交错设置的多层叠层(例如是ONO叠层)、高介电值介电材料、低介电值介电材料、以上的组合、及其他类型材料。绝缘充填材料1102可以以例如是化学气相沉积(CVD)沉积而成，举例来说，可以是等离子化学气相沉积(PECVD)、低温化学气相沉积、物理气相沉积(PVD)、旋转涂覆(spin-oncoating process)、或者上述方式的任意组合。沉积完成的绝缘充填材料1102可能会具有一表面形状(surface topography),可以平坦化以形成一实质上平坦的表面，以利于后续的显影工艺。根据不同的实施态样，此平坦化步骤可以经由化学机械抛光方式、等离子背刻蚀(plasma etch back)方式、或上述方式的组合完成。
[0090]图12绘示多个接触开口(或通孔)1202a、1202b、1202c、1202d形成于如图11所示的结构的绝缘充填材料1102中的透视图。图12A绘示沿图12的X-Z平面的剖面图。各个接触开口 1202a、1202b、1202c、1202d在绝缘充填材料中垂直延伸(如图式的Z方向)，以暴露供给各个半导体接触垫的着陆区1204a、1204b、1204c、1204d的一内周围低电阻区域表面。接触开口 1202a、1202b、1202c、1202d可以经由先形成一图案化掩模覆盖于绝缘充填材料1102上，接着根据图案化掩模作为掩模层刻蚀绝缘充填材料而形成。于一些实施例中，刻蚀绝缘充填材料时，半导体接触垫可以作为刻蚀阻挡层。
[0091]图13绘示如图12所示的结构于沉积一导电材料1302以形成层间导体后的透视图。图13A绘示沿图13的X-Z平面的剖面图。导电材料1302充填入各个接触开口 1202a、1202b、1202c、1202d并与各个半导体接触垫612、614、616、618上的着陆区1204a、1204b、1204c、1204d物理性接触以及电性接触。导电材料1302可以是掺杂具有与内周围低电阻区域和外周围低电阻区域具有相同极性的杂质的多晶硅。导电材料1302亦可以是一金属材料，例如是钨、铜、铝、以及其他适于用作互连的材料。采用金属材料作为导电材料时，各个接触开口需先内衬一扩散阻挡层，以防止装置被金属材料所污染。
[0092]图13B绘示一实施例的位于如图13所示的半导体接触垫的叠层中间的接触垫(614)的X-Y平面的布局图。同样地，本实施例是采用半导体接触垫的叠层中间的接触垫614为例说明。多种元件，例如有源层322a、323a以及轮廓线710a和710b圈起的串选择线区域系如前所述。在内周围低电阻区域1002b内部的着陆区1204b系绘示于图式中，其中着陆区1204b系用于接触垫614上的层间导体(接触开口 1202b中)。阶梯结构中，用于接触垫614上层的半导体接触垫(例如是接触垫612)的接点设置于区域1304b中，而用于接触垫614下层的半导体接触垫(例如是接触垫616和618)的接点设置于区域1302b中。
[0093]之后，进行后段工艺(back-end-of-line process)以完成此装置的制作,后段工艺例如是金属化工艺以形成如图1所示的金属线ML1、ML2和ML3、保护层(passivation)的制作、以及其他需要的工艺。金属化工艺提供各个接触结构至各个读取电路之间的互连，以决定对应的存储串(memory string)的一状态(state)。
[0094]图14绘示依照一实施例的半导体装置的制造方法流程图。制造方法包括以下的步骤。
[0095]步骤1402:形成一由绝缘体间隔开来的半导体材料的叠层(或其他有源材料的叠层，例如是一金属、一金属氮化物、一硫化物...等)。本实施例中，半导体材料可以是未掺杂的多晶硅或轻掺杂(η型或ρ型)的多晶硅。
[0096]步骤1404:形成多个由半导体材料制成的平行条以及一个由多个半导体接触垫构成的叠层，以形成前述半导体材料的叠层。半导体接触垫具有一外周围，外周围的一侧壁耦合于对应的多个平行条的层。
[0097]步骤1406:以注入杂质方式于各个半导体接触垫上各形成一外周围低电阻区域，以降低外周围区域的电阻至低于内部区域的电阻。
[0098]步骤1408:针对如图1所示的存储装置，沉积一存储材料覆盖于至少多个有源材料平行条之上。
[0099]步骤1410:形成多个开口于多个半导体接触垫之上以暴露一着陆区，以提供给各个半导体接触垫上的层间导体。开口定义对应的半导体接触垫上的一内周围。
[0100]步骤1412:以注入杂质方式形成多个内周围低电阻区域，以降低暴露的着陆区域的电阻至低于内部区域的电阻。
[0101]步骤1414:沉积一绝缘充填材料覆盖多个半导体接触垫。
[0102]步骤1416:在绝缘充填材料的部分区域形成多个接触开口(或通孔)，以暴露各个半导体接触垫上的着陆区。
[0103]步骤1418:以一导电材料充填接触开口，导电材料例如是掺杂多晶硅材料或是一金属材料。
[0104]步骤1420:进行后段工艺以完成此装置的制作。
[0105]以上的步骤是根据一些实施例提供一种用于高密度三维装置的接触导体的低电阻着陆区的制造方法。低电阻着陆区形成于半导体接触垫上，半导体接触垫耦合于对应的配置为多个电路的有源条，例如是存储装置的位线或字线。根据实施态样的不同，以上所述的工艺步骤可以以不同于图14所示的顺序进行。举例来说，存储材料的沉积(步骤1408)可以在外周围低电阻区域形成于半导体接触垫上(步骤1406)之前进行。
[0106]图15绘示根据本
【发明内容】
的一实施例的集成电路的简化方块图。集成电路线975包括一三维与非门快闪存储阵列960，其位于一具有低电阻接触垫于各个有源层的衬底上，且具有例如类似于图1所示的结构。一列译码器961耦合于多个字线962，且沿着存储阵列960的列配置。一行译码器963耦合于沿着对应于存储阵列960中的叠层配置的行所配置的多个串选择线964，用以从阵列960中读取及编程数据。一平面译码器958经由多个位线959耦合于存储阵列960中的多个平面。地址是提供于总线965上至行译码器963、列译码器961及平面译码器958。本实施例中，方块966中的感应放大器及数据输入结构经由数据汇流线967耦合于行译码器963。数据经由数据输入线971由集成电路线975的输入/输出端口或其他集成电路975的内建或外部的数据源提供至方块966中的数据输入结构。于实施例中，集成电路可包括其他电路974，亦如是一通用处理器、特定用途的应用电路、或多个模块的组合，用以提供与非门快闪存储单元阵列提供的系统单芯片功能。数据经由数据输出线972由方块966中的感应放大器提供至集成电路975的输入/输出端口或其他集成电路975的内建或外部的数据目的地。
[0107]本实施例中，一控制器利用偏压安排状态机969控制方块968中经由电压供应器产生或提供的偏压安排供给电压应用，例如是读取电压、擦除电压、编程电压、擦除验证电压、及编程验证电压。控制器可以利用目前已知的特殊用途逻辑电路运作。于其他实施例中，控制器包括一通用处理器，通用处理器可以装设在同样的集成电路上，而执行一计算机程序以控制装置的运作。在更进一步的其他实施例中，特殊用途逻辑电路以及一通用处理器的组合可以用来制作执行此控制器。
[0108]于一些实施例中，系提供一装置。装置可以经由如图14所示的流程制作。此装置包括一个以多个有源层所制作的电路以及耦合于各个有源层的多个半导体接触垫构成的叠层。半导体叠层可以包括轻掺杂的多晶娃或未掺杂的多晶娃。根据实施例的态样，多个有源层可以配置为存储装置的字线或位线。叠层中的半导体接触垫包括多个外周围。各个外周围包括至少一侧壁，各个侧壁耦合于多个有源层的各个有源层。半导体接触垫包括多个外周围低电阻区域，外周围低电阻区域具有以一个以上远离法线的角度注入的注入杂质，以降低半导体接触垫于外周围区域的电阻。于一些实施例中，此装置包括多个开口。各个开口暴露各个半导体接触垫上的着陆区，并且在至少一半导体接触垫上定义一内周围，内周围与对应的半导体接触垫重叠。再者，半导体接触垫沿着多个内周围包括多个内周围低电阻区。内周围低电阻区域具有以一个以上实质上垂直于衬底表面的角度(法线方向)注入的注入杂质，以降低着陆区的电阻至低于内部区域的电阻。
[0109]于一些实施例中，是提供一集成电路存储装置。存储装置包括一三维存储单元阵列。三维存储单元阵列包括多个有源层。有源层包括多个由半导体材料制成的图案化层。于一实施例中，图案化层包括多个由半导体材料制成的平行条，平行条配置为用于存储单元的局部字线或局部位线，其末端连接至各个半导体接触垫。半导体接触垫可以经由如图14所示的流程的制造方法来制成。各个半导体接触垫包括一具有一侧壁的外周围，侧壁连接至半导体材料制成的多个平行条。于一些实施例中，图案化层中的多个半导体接触垫系设置而成一叠层。半导体接触垫沿着外周围及半导体接触垫的叠层的开口包括多个外周围低电阻区域。各个开口暴露一用于对应的半导体接触垫的叠层中的接触导体的着陆区，且进一步在至少一半导体接触垫上定义一内周围，内周围覆盖对应的半导体接触垫。内周围低电阻区域系沿着叠层中各个半导体接触垫的内周围配置。
[0110]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种互连接触结构(interconnect contact structure)的制造方法,包括: 形成由多个半导体接触垫构成的一叠层(stack of semiconductor pads),这些半导体接触垫分别耦合于一电路的多个有源层，该叠层中的这些半导体接触垫具有多个外周围(outside perimeter),各该外周围包括至少一侧壁稱合于各该有源层； 沿着这些半导体接触垫的这些外周围形成多个外周围低电阻区域(outsideperimeter lower resistance region)； 形成多个开口于这些半导体接触垫构成的该叠层中，各该开口暴露对应的该半导体接触垫的一着陆区(landing area),并定义多个内周围(inside perimeter)于这些半导体接触垫上，各该内周围与对应的各该半导体接触垫重叠(overlap);以及 沿着这些半导体接触垫的这些内周围形成多个内周围低电阻区域(inside perimeterlower resistance region)。
2.根据权利要求1所述的互连接触结构的制造方法，其中这些内周围低电阻区域包括多个该着陆区并与这些外周围低电阻区域重叠。
3.根据权利要求1所述的互连接触结构的制造方法，其中这些半导体接触垫包括轻掺杂(relatively lightly doped)的多晶娃或未掺杂的多晶娃。
4.根据权利要求1所述的互连接触结构的制造方法，其中形成这些外周围低电阻区域的步骤包括注入杂质(implanting impurities),以降低这些外周围低电阻区域的电阻至低于这些半导体接触垫的多个内部区域的电阻。
5.根据权利要求4所述的互连接触结构的制造方法，其中该注入杂质的步骤包括以远离这些外周围的法线一个以上的入射角度导入该杂质。
6.根据权利要求1所述的互连接触结构的制造方法，其中形成这些内周围低电阻区域的步骤包括注入杂质，以降低这些着陆区及这些外周围低电阻区域的电阻至低于这些半导体接触垫的多个内部区域的电阻。
7.根据权利要求5所述的互连接触结构的制造方法，其中该注入杂质的步骤包括以一垂直的入射角度导入该杂质穿过这些开口至这些着陆区上。
8.根据权利要求1所述的互连接触结构的制造方法，更包括: 形成一绝缘充填材料(insulator fill material)覆盖这些半导体接触垫构成的该叠层以及这些开口 ；以及 形成多个层间导体(interlayer conductor),这些层间导体穿过这些开口中的该绝缘充填材料以接触这些着陆区。
9.根据权利要求1所述的互连接触结构的制造方法，其中这些半导体接触垫构成的该叠层系连接于对应的该有源层中的多个有源材料条，这些有源材料条包括多个存储单元元件。
10.根据权利要求9所述的互连接触结构的制造方法，其中这些有源材料条包括多个局部位线，用于该电路中的这些存储单元。
11.根据权利要求9所述的互连接触结构的制造方法，其中这些有源材料条包括多个局部字线，用于该电路中的这些存储单元。
12.根据权利要求9所述的互连接触结构的制造方法，更包括: 在形成这些外周围低电阻区域和形成这些内周围低电阻区域于这些半导体接触垫上时，保护这些有源材料条。
13.一种装置，包括: 一电路，包括多个有源层； 多个半导体接触垫形成的一叠层，这些半导体接触垫分别耦合于多个有源层中的各该有源层，这些半导体接触垫具有多个外周围，各该外周围包括至少一侧壁耦合于各该有源层； 这些半导体接触垫沿着这些外周围具有多个外周围低电阻区域； 多个开口位于这些半导体接触垫构成的该叠层中，各该开口暴露对应的该半导体接触垫上的一着陆区，并定义多个内周围于这些半导体接触垫上，各该内周围与对应的各该半导体接触垫重叠；以及 这些半导体接触垫沿着这些内周围具有多个内周围低电阻区域。
14.根据权利要求13所述的装置，其中这些内周围低电阻区域包括多个该着陆区并与这些外周围低电阻区域重叠。
15.根据权利要求13所述的装置，其中这些半导体接触垫包括轻掺杂的多晶硅或未掺杂的多晶硅。
16.根据权利要求13所述的装置，其中这些外周围低电阻区域具有注入杂质，该注入杂质降低这些外周围低电阻区域的电阻至低于这些半导体接触垫的多个内部区域的电阻。
17.根据权利要求16所述的装置，其中该注入杂质是以远离这些外周围的法线一个以上的入射角度导入杂质而形成。
18.根据权利要求13所述的装置，其中这些内周围低电阻区域具有注入杂质，该注入杂质降低这些着陆区及这些外周围低电阻区域的电阻至低于这些半导体接触垫的多个内部区域的电阻。
19.根据权利要求18所述的装置，其中该注入杂质是以一垂直的入射角度导入杂质穿过这些开口至这些着陆区上而形成。
20.根据权利要求13所述的装置，更包括: 一绝缘充填材料(insulator fill material)覆盖这些半导体接触垫构成的该叠层以及这些开口 ；以及 多个层间导体(interlayer conductor),这些层间导体穿过这些开口中的该绝缘充填材料以接触这些着陆区。
21.根据权利要求13所述的装置，其中这些有源层其中之一包括多个有源材料条，这些有源材料条接触该叠层中的这些半导体接触垫其中之一，这些有源材料条包括多个存储单元元件。
22.根据权利要求21所述的装置，其中这些有源材料条包括多个局部位线，用于该电路中的这些存储单元。
23.根据权利要求21所述的装置，其中这些有源材料条包括多个局部字线，用于该电路中的这些存储单元。
24.一种集成电路存储装置，包括: 一存储单元阵列，包括多个有源层，这些有源层包括多个由半导体材料制成的图案化层，这些图案化层包括多个由半导体材料制成的平行条(parallel strips ofsemiconductor material),这些平行条的末端(end)连接至一半导体接触垫,该半导体接触垫具有一外周围，该外周围的一侧壁连接至这些平行条； 多个该半导体接触垫于这些图案化层中设置成一叠层； 这些半导体接触垫沿着这些外周围具有多个外周围低电阻区域； 多个开口位于这些半导体接触垫构成的该叠层中，各该开口暴露该叠层中对应的该半导体接触垫上的一着陆区，并定义多个内周围于这些半导体接触垫上，各该内周围与对应的各该半导体接触垫重叠；以及 这些半导体接触垫沿着这些内周围具有多个内周围低电阻区域。
25.根据权利要求24所述的集成电路存储装置，其中这些内周围低电阻区域包括多个该着陆区并与这些外周围低电阻区域重叠。
26.根据权利要求24所述的集成电路存储装置，其中这些平行条包括多个局部位线，用于该电路中的这些存储单元。
27.根据权利要求24所述的集成电路存储装置，其中这些平行条包括多个局部字线，用于该电路中的这些存储单元。
【文档编号】H01L21/768GK103985697SQ201310255743
【公开日】2014年8月13日 申请日期:2013年6月25日 优先权日:2013年2月7日
【发明者】施彦豪, 萧逸璿, 陈治平 申请人:旺宏电子股份有限公司