一种横向soi功率半导体器件的制作方法
【专利摘要】一种横向SOI功率半导体器件，属于功率半导体器件【技术领域】。器件元胞结构包括衬底、绝缘介质层及绝缘介质层上方的器件有源层，器件有源层包括源区、漏区、栅和漂移区；其中源区和漏区之间的漂移区由两个平行于器件横向方向的第一半导体掺杂区中间夹一个第二半导体掺杂区形成三明治结构，其中第一半导体掺杂区的导电类型与源区结构中的第一导电类型半导体体区的导电类型不同；在两个第一半导体掺杂区的外侧面分别具有一层高k介质层。本发明能够缓解横向超结SOI功率半导体器件存在的衬底辅助耗尽效应，不存在超结功率半导体器件中需要考虑的超结结构的电荷平衡问题，具有更高的反向耐压性能和更低的正向导通电阻，且制作工艺难度和成本相对较低。
【专利说明】一种横向SOI功率半导体器件
【技术领域】
[0001]本发明属于功率半导体器件【技术领域】，涉及SOI功率半导体器件。
【背景技术】
[0002]SOI (silicon-on-1nsulator)电路的有源层与衬底之间、高压单元与低压单元之间通过绝缘层完全隔开。与体硅技术相比，SOI技术具有高速、低功耗、高集成度以及便于隔离等优点，并减弱了闭锁效应和具备很强的抗辐照能力，使SOI集成电路的可靠性和抗软失效能力大大提闻。
[0003]功率MOSFET(metaloxide semiconductor Field-Effect Transistor)是多子导电型器件，具有输入阻抗高、易驱动、速度快、频率高、导通电阻具有正温度系数、安全工作区宽以及可并联使用等诸多优点。器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，漂移区的电阻将超线性关系升高，导致器件的导通电阻(RJ增加，开态功耗增大。器件导通电阻Rm正比例于击穿电压BV的2.5次方，即 RmBV2 5。
[0004]1988年飞利浦公司的D.J.Coe在美国专利US4754310 (发明名称=High voltagesemiconductor device)中提出在横向高压MOSFET (LDM0SFET)结构中米用交替的P柱区和N柱区作为耐压区，以代替传统功率器件中单一导电类型(N型或P型)的低掺杂的漂移区作为耐压层的方法。1993年电子科技大学的陈星弼教授提出，在纵向功率器件(尤其是纵向M0SFET)中采用交替的P柱区和N柱区 结构作为漂移层的思想，并称其为“复合缓冲层"(composite buffer layer)。1997年Tatsuhiko等人在对上述概念的总结下提出了“超结理论” (super junction, SJ)。
[0005]超结MOSFET的耐压层除了沿源-漏区方向的耗尽之外，耐压层中P柱区和N柱区之间也相互耗尽，使得在较高的漏极电压下，整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。
[0006]陈星弼院士在他的美国专利US7，230, 310B2,(发明名称:super junctionvoltage sustaining layer with alternating semiconductor and high-K dielectricregions)中提出，利用高k (k为相对介电系数)介质来提高器件电学性能的思想。这种结构能够避免常规的超结P柱和N柱相互扩散的问题，而且在大电流时提高了器件的安全工作区，降低了器件的导通电阻。
[0007]将超结引入横向SOI功率MOSFET (SOI LDM0S)，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结SOI LDM0S，其实现难度较大。首先，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；其次，为了获得较好的电学性能，需要P柱区和N柱区具有较大的深宽比，即采用多次外延，多次注入及退火。以上两点均增加了工艺难度及成本。再次，超结SOI LDMOS存在衬底辅助耗尽效应，影响了 P柱区和N柱区之间的电荷平衡，导致击穿电压下降。
【发明内容】
[0008]为了解决现有横向超结SOI功率半导体器件所存在的制作工艺难度大、成本高以及存在衬底辅助耗尽效应的技术问题，本发明提供一种横向SOI功率半导体器件。该器件能够缓解横向超结SOI功率半导体器件所存在的衬底辅助耗尽效应，不存在超结功率半导体器件中需要考虑的超结结构的电荷平衡问题，具有更高的反向耐压性能和更低的正向导通电阻，且制作工艺难度和成本相对较低。
[0009]本发明技术方案如下:
[0010]一种横向SOI功率半导体器件，其元胞结构如图2至图7所示，包括:绝缘介质层
9、位于绝缘介质层9下方且与绝缘介质层9相接触的衬底10、位于绝缘介质层9上方且与绝缘介质层9相接触的器件有源层；所述器件有源层包括源区结构、漏区结构、栅结构和漂移区结构；所述源区结构位于器件有源层横向方向的一侧，包括第一导电类型半导体体区
4、位于第一导电类型半导体体区4表面且相互独立的重掺杂第二导电类型半导体源区2和重掺杂第一导电类型半导体体接触区3，所述重掺杂第二导电类型半导体源区2和重掺杂第一导电类型半导体体接触区3表面与金属化源极S相连；所述漏区结构位于器件有源层横向方向的另一侧，包括一个重掺杂半导体漏区1，所述重掺杂半导体漏区I表面与金属化漏极D相连；所述源区结构和漏区结构之间的器件有源层形成漂移区结构，所述漂移区结构由两个平行于器件横向方向的第一半导体掺杂区11中间夹一个第二半导体掺杂区7形成三明治结构，其中所述第一半导体掺杂区11的导电类型与所述源区结构中的第一导电类型半导体体区4的导电类型不同；所述两个第一半导体掺杂区11的外侧面分别具有一层高k介质层8，所述高k介质层(8)的相对介电常数大于半导体漂移区的相对介电常数，且所述高k介质层(8)的临界击穿电场大于30V/ μ m ;所述栅结构由栅介质层6和栅极导电材料5构成，其中栅极导电材料5与重掺杂第二导电类型半导体源区2、第一导电类型半导体体区4和漂移区结构之间隔着栅介质层6。
[0011]上述技术方案中:1)所述第一半导体掺杂区11的宽度尺寸小于第二半导体掺杂区7的宽度尺寸，但第一半导体掺杂区11的掺杂浓度大于第二半导体掺杂区7的掺杂浓度。2)进一步地，所述第一半导体掺杂区11的导电类型与第二半导体掺杂区7的导电类型可以相同或不相同。当第一半导体掺杂区11的导电类型与第二半导体掺杂区7的导电类型不相同时，两个第一半导体掺杂区11和第二半导体掺杂区7形成超结结构。
[0012]进一步地，如图4所述，上述器件在两个第一半导体掺杂区11和第二半导体掺杂区7形成超结结构的情况下，所述漂移区结构和漏区结构之间还可具有一层半导体缓冲层14 ;所述半导体缓冲层14的导电类型与第一半导体掺杂区11的导电类型相同，但掺杂浓度小于第一半导体掺杂区11的掺杂浓度。半导体缓冲层14的引入可进一步缓解器件在反向阻断时，由于衬底辅助耗尽带来的电荷不平衡问题。
[0013]上述技术方案中:I)所述衬底10材料可以是半导体材料(包括P型半导体或N型半导体)，也可以是非半导体材料。2)所述栅结构可以是平面栅结构，也可以是沟槽栅结构。当栅结构为平面栅结构时，所述栅介质层6位于第一导电类型半导体体区4表面、且分别与部分重掺杂第二导电类型半导体源区2和部分漂移区结构表面相接触，所述栅极导电材料5位于栅介质层6的表面；当栅结构为沟槽栅结构时，所述栅极导电材料5在器件宽度方向上沿第一导电类型半导体体区4两侧向下延伸入器件有源层、且延伸入器件有源层的部分由栅介质层6包围，使栅极导电材料5与重掺杂第二导电类型半导体源区2、第一导电类型半导体体区4和漂移区结构之间隔着栅介质层6。3)所述绝缘介质层9的材料采用但不限于氧化硅。4)所述高k介质层8沿器件横向方向的尺寸可大于、等于或小于漂移区结构沿器件横向方向的尺寸。当高k介质层8沿器件横向方向的尺寸大于漂移区结构沿器件横向方向的尺寸时，高k介质层8沿器件横向方向可延伸入第一导电类型半导体体区4或重掺杂半导体漏区I。5)所述高k介质层8下方可与绝缘介质层9相连或不相连。
[0014]上述横向SOI功率半导体器件，与现有技术相比，其有益效果表现在:
[0015]I)本发明提供的横向SOI功率半导体器件与常规超结SOI LDMOS结构相比，由于漂移区外侧面的高k介质的存在，MIS (metal-1nsulator-semiconductor)结构辅助耗尽了漂移区，提高了漂移区掺杂浓度，降低了导通电阻，并且调制了漂移区电场，提高了击穿电压。
[0016]2)本发明提供的横向SOI功率半导体器件与常规超结SOI LDMOS结构相比，由于高k介质对漂移区的辅助耗尽为自适应性，缓解了常规超结SOI LDMOS中衬底辅助耗尽效应带来的击穿电压下降问题。
[0017]3)本发明提供的横向SOI功率半导体器件与常规超结SOI LDMOS结构相比，由于不需要考虑超结结构的电荷平衡问题，使得该器件制作工艺难度和成本相对较低。
【专利附图】
【附图说明】
[0018]图1是常规的N沟道的超结SOI LDMOS结构示意图。
[0019]图2a是根据本发明一个实施例的N沟道的高k介质SOI LDMOS结构示意图。
[0020]图2b是根据本发明另一个实施例的N沟道的高k介质SOI LDMOS结构示意图。
[0021]图2c是根据本发明又一个实施例的N沟道的高k介质SOI LDMOS结构示意图。
[0022]图3是根据本发明一个实施例的半高k介质SOI LDMOS结构示意图。
[0023]图4是根据本发明一个实施例的具有N型缓冲层的N沟道的高k介质SOI LDMOS结构示意图。
[0024]图5是根据本发明一个实施例的具有沟槽栅结构的N沟道的高k介质SOI LDMOS结构示意图。
[0025]图6是根据本发明一个实施例的P沟道的高k介质SOI LDMOS结构示意图。
[0026]图7是根据本发明一个实施例的N沟道的高k介质SOI LIGBT结构示意图。
[0027]图8是根据本发明一个实施例的器件与常规超结SOI LDMOS结构的击穿电压和漂移区浓度关系的比较。
[0028]图9是根据本发明一个实施例的器件与常规超结SOI LDMOS结构的阻断特性的比较。
[0029]图10是根据本发明一个实施例的器件与常规超结SOI LDMOS结构的正向导通特性的比较。
【具体实施方式】
[0030]下面结合附图对本发明进行详细的说明。[0031]常规超结SOI LDMOS结构，如图1所示，10为P型半导体衬底层。9为位于衬底层10上方的二氧化硅绝缘介质层。二氧化硅绝缘介质层9上方一端为P型体区4，体区4表面依次为P型体接触区3与N型源区2，从体接触区3与源区2表面引出源电极S。体区4上方为栅介质6,优选地,栅介质6为二氧化娃,栅介质6上方为导电材料5,优选地,导电材料5由多晶娃形成,并从导电材料5上引出栅电极G。
[0032]7为N型漂移区，两侧各有一个P型半导体区8，两个半导体区8关于漂移区7对称，并与漂移区7在X方向(器件横向方向)有相同的长度，漂移区7和两个半导体区8构成超结结构，优选地，两个P型半导体区8的杂质总量(即体积和单位体积掺杂浓度的乘积)之和与N型漂移区7杂质总量应该相等，即电荷平衡，且在阻断状况应全耗尽。从漏区I表面引出漏电极D。
[0033]下面以N沟道的高k介质SOI LDMOS为例参照图2a说明本发明的半导体器件的结构。
[0034]图2a所示为本发明提供的一种N沟道的高k介质SOI LDMOS器件，其元胞结构包括:二氧化硅绝缘介质层9、位于二氧化硅绝缘介质层9下方且与二氧化硅绝缘介质层9相接触的P型半导体衬底10、位于二氧化硅绝缘介质层9上方且与二氧化硅绝缘介质层9相接触的器件有源层；所述器件有源层包括源区结构、漏区结构、栅结构和漂移区结构；所述源区结构位于器件有源层横向方向(图中所示X方向)的一侧，包括P型半导体体区4、位于P型半导体体区4表面且相互独立的N+源区2和P+接触区3，所述N+源区2和P+接触区3表面与金属化源极S相连；所述漏区结构位于器件有源层横向方向的另一侧，包括一个N+漏区1，所述N+漏区I表面与金属化漏极D相连；所述源区结构和漏区结构之间的器件有源层形成漂移区结构，所述漂移区结构由两个平行于器件横向方向的N型第一掺杂区11中间夹一个N型第二掺杂区7形成三明治结构；所述两个N型第一掺杂区11的外侧面分别具有一层高k介质层8，所述高k介质层8的相对介电常数大于半导体漂移区的相对介电常数，且所述高k介质层8的临界击穿电场大于30V/y m ;所述栅结构由栅介质层6和栅极导电材料5构成平面栅结构，其中栅介质层6位于P型体区4表面、且分别与部分N+源区2和部分漂移区结构表面相接触，所述多晶硅栅极5位于栅介质层6的表面。
[0035]半导体漂移区可以是半导体硅(k=ll.9)、锗(k=16)，碳化硅(k=9.7-10.3)以及砷化镓(k=13.1)等半导体材料。
[0036]图2b是根据本发明又一个实施例的N沟道的高k介质SOI LDMOS结构示意图，其与图2a的实施例的区别在于:两个N型第一掺杂区11之间为P型第二掺杂区7(二者形成超结结构)，阻断状况下P型第二掺杂区7与高k介质层8共同耗尽漂移区结构中的N型第一掺杂区11，在保持器件耐压不变的情况下，可以提高N型第一掺杂区11的掺杂浓度。
[0037]图2c是根据本发明又一个实施例的N沟道的高k介质SOI LDMOS结构示意图，其与图2a的实施例的区别在于:器件的漂移区中两个第一半导体掺杂区11和第二半导体掺杂区7均为N型掺杂区(二者导电类型和掺杂浓度均相同)。这种情况下，器件虽然增加了正向导通时的电阻，但是简化了工艺步骤。
[0038]图3是根据本发明又一个实施例的N沟道的高k介质SOI LDMOS结构示意图，其与图2a的实施例的区别在于:高k介质层8在y方向上(器件纵向方向)与绝缘介质层9不相连，二者之间保留一定的距离。高k介质层8与绝缘介质层9之间的区域为第二半导体掺杂区7 (即N-外延层),这样的结构可降低高k介质层的制备工艺难度(高k介质层的制备工艺主要包括在外延层中刻蚀介质槽和填充高k介质材料两个步骤，其中介质槽的刻蚀深度越深，工艺难度越大)。
[0039]图4是根据本发明又一个实施例的N沟道的高k介质SOI LDMOS结构示意图，其与图2a的实施例的区别在于:两个第一半导体掺杂区11的导电类型为N型，第二半导体掺杂区7的导电类型为P型，两个N型第一半导体掺杂区11夹一个P型第二半导体掺杂区7形成超结结构，且高k介质层8和漂移区结构在X方向上与N+漏区I有间距，它们之间为N型半导体区缓冲层14，由此形成半高k结构。N型半导体区缓冲层14的引入可进一步缓解器件在反向阻断时，由于衬底辅助耗尽带来的电荷不平衡问题。
[0040]图5是根据本发明又一个实施例的具有沟槽栅结构的N沟道的高k介质SOILDMOS结构示意图，其与图2a的实施例的区别在于:所述栅结构是沟槽栅结构，其中栅极导电材料5在器件宽度方向上(图中所述z方向)沿P型体区4两侧向下延伸入器件有源层、且延伸入器件有源层的部分由栅介质层6包围，使栅极导电材料5与重N+源区2、P+体区4和漂移区结构之间隔着栅介质层6。槽栅结构在体区4内部形成了额外的导电沟道，降低了正向导通时的电阻。图5左侧为沟槽栅结构沿yz平面的剖面图。
[0041]上面以N沟道的高k介质SOI LDMOS为例说明了本发明的半导体器件的结构，本发明的结构同样适用于P沟道的半导体器件。
·[0042]例如，图6所示为P沟道SOI LDM0S，与图2a的SOI LDMOS的结构对应，只是由图2a的N沟道SOI LDMOS变为P沟道SOI LDM0S，所以每个半导体区域的导电类型相应改变。
[0043]另外，SOI LDMOS只是本发明的半导体器件的一个实例。例如，本发明的半导体器件还可以包括SOI LIGBT0当重掺杂半导体漏区I的导电类型与第一导电类型半导体体区4相同时，所述横向SOI功率半导体器件为横向IGBT器件；当重掺杂半导体漏区I的导电类型与第一导电类型半导体体区4相反时,所述横向SOI功率半导体器件为横向MOS器件。
[0044]图7示出根据本发明一个实施例的N沟道的SOI LIGBT。图7中的器件与图2a中的器件的不同主要在于用P型漏区I代替图2a中的N型漏区I。图2 (b)、2 (c)、3、4、5或6所示的结构也适用于SOI LIGBT。
[0045]上述本发明提供的SOI功率半导体器件降低了器件的比导通电阻，提高了器件的耐压，同时降低了耐压对电荷非平衡的敏感性，以及缓解了在常规超结SOI LDMOS中很难解决的衬底辅助耗尽效应。
[0046]下面通过图2c中的本发明的半导体器件与图1中的常规超结SOI LDMOS结构进行比较进一步说明本发明的优点:
[0047]1.器件特性分析
[0048]I)导通电阻
[0049]常规的超结SOI LDMOS结构的导通电阻R?，主要由漂移区电阻Rd决定。
[0050]漂移区电阻Rd主要由漂移区的浓度、宽度、长度以及电流拓展效应有关。由于本发明提供的SOI功率半导体器件采用了高k介质，使N漂移区的优化浓度大于常规超结SOILDMOS的N漂移区优化浓度，所以最后导致提出的结构的导通电阻小。
[0051]本发明提出的结构降低了正向导通电阻，降低了器件功耗。
[0052]2)击穿电压[0053]与常规超结SOI LDMOS相比，本发明提供的SOI功率半导体器件对体内电场具有调制作用，使器件耐压提高，且由于高k介质的引入使得耐压对电荷非平衡不敏感。另外，由于高k介质对N漂移区辅助耗尽的自适应性，有效缓解了常规超结SOI LDMOS中存在的衬底辅助耗尽导致耐压下降的问题，另外，由于采用高k介质代替了常规超结中的P柱区，使得本发明的结构工艺相对简单。
[0054]上述分析表明，本发明提供的SOI功率半导体器件与常规超结SOI LDMOS结构相比，导通电阻有所下降，耐压有所上升。另外，本发明提供的SOI功率半导体器件还具有制造工艺简单，对电荷非平衡效应不敏感，缓解了衬底辅助耗尽效应等特性。
[0055]2.性能评价
[0056]综合考虑各个参数对器件性能的影响以及基于对工艺难度的考虑，根据图2c建立本发明提供的SOI功率半导体器件的结构模型:
[0057]高k介质X方向长度为10 μ m, z方向宽度各为0.5 μ m,介质相对介电常数k=200、500，N型漂移区X方向长度为10 μ m，z方向宽度为I μ m，其对应的漂移区优化浓度的确定:在该浓度下，器件的耐压和导通电阻达到最佳折中，绝缘介质I方向厚度为I μ m，其上的半导体层厚度为3 μ m。基于该模型，利用Silvaco仿真软件对器件的性能进行仿真。
[0058]I)阻断特性
[0059]图8?10中Nn表示N柱区的浓度，Vfi表示漏极的电压，18表示漏极的电流，介质相对介电常数k=200。
[0060]常规超结SOI LDMOS的击穿电压和N型漂移区浓度的关系如图8左侧的曲线所示。本发明的半导体器件的击穿电压和N型漂移区浓度的关系如图8右侧的曲线所示。
[0061]图8显示，k=200时，本发明提供的SOI功率半导体器件的N型漂移区优化浓度比常规超结SOI LDMOS高50%，因而导通电阻和导通损耗降低；而且，击穿电压对浓度变化(电荷非平衡)的敏感性降低(即曲线更平缓)，因而工艺容差更大；再者，图9显示，本发明的半导体器件的最高击穿电压较常规超结SOI LDMOS高约30V。
[0062]2)正向导通特性
[0063]常规超结SOI LDMOS和本发明提供的SOI功率半导体器件在不同的k值时正向导通特性比较如图10所示，在给定的漏极电流下，本发明提供的SOI功率半导体器件具有较低的正向压降，且k值越大，对N型漂移区辅助耗尽效果越好，优化浓度越高，导通电阻越低。
[0064]本发明提供的SOI功率半导体器件与常规超结SOI LDMOS结构相比，耐压上升了16%?18%，比导通电阻下降了 13%?20%，器件优值(耐压的平方除以比导通电阻)提高了62%?68%;同时，本发明的半导体器件具有对电荷非平衡不敏感的优越性能，增加了器件设计和制造的自由度；其次，本发明提供的SOI功率半导体器件在漂移区采用挖槽再填充高k介质的工艺，与常规超结工艺相比相对简单；再次，本发明提供的SOI功率半导体器件中高k介质对漂移区的辅助耗尽为自适应性，缓解了常规超结SOI LDMOS中最常见也是较难解决的衬底辅助耗尽使耐压下降的问题。本发明提供的SOI功率半导体器件最适合应用于高耐压，低功耗，易于集成的功率电子领域。
【权利要求】
1.一种横向SOI功率半导体器件，其元胞结构包括:绝缘介质层(9)、位于绝缘介质层(9)下方且与绝缘介质层(9)相接触的衬底(10)、位于绝缘介质层(9)上方且与绝缘介质层(9)相接触的器件有源层；所述器件有源层包括源区结构、漏区结构、栅结构和漂移区结构；所述源区结构位于器件有源层横向方向的一侧，包括第一导电类型半导体体区(4)、位于第一导电类型半导体体区(4)表面且相互独立的重掺杂第二导电类型半导体源区(2)和重掺杂第一导电类型半导体体接触区(3)，所述重掺杂第二导电类型半导体源区(2)和重掺杂第一导电类型半导体体接触区(3)表面与金属化源极(S)相连；所述漏区结构位于器件有源层横向方向的另一侧，包括一个重掺杂半导体漏区(1)，所述重掺杂半导体漏区(I)表面与金属化漏极(D)相连；所述源区结构和漏区结构之间的器件有源层形成漂移区结构，所述漂移区结构由两个平行于器件横向方向的第一半导体掺杂区(11)中间夹一个第二半导体掺杂区(7)形成三明治结构，其中所述第一半导体掺杂区(11)的导电类型与所述源区结构中的第一导电类型半导体体区(4)的导电类型不同；所述两个第一半导体掺杂区(11)的外侧面分别具有一层高k介质层(8)，所述高k介质层(8)的相对介电常数大于半导体漂移区的相对介电常数 ，且所述高k介质层(8)的临界击穿电场大于30V/ym;所述栅结构由栅介质层(6 )和栅极导电材料(5 )构成，其中栅极导电材料(5 )与重掺杂第二导电类型半导体源区(2)、第一导电类型半导体体区(4)和漂移区结构之间隔着栅介质层(6)。
2.根据权利要求1所述的横向SOI功率半导体器件，其特征在于，所述第一半导体掺杂区(11)的宽度尺寸小于第二半导体掺杂区(7)的宽度尺寸，但第一半导体掺杂区(11)的掺杂浓度大于第二半导体掺杂区(7)的掺杂浓度。
3.根据权利要求2所述的横向SOI功率半导体器件，其特征在于，所述第一半导体掺杂区(11)的导电类型与第二半导体掺杂区(7)的导电类型相同。
4.根据权利要求2所述的横向SOI功率半导体器件，其特征在于，所述第一半导体掺杂区(11)的导电类型与第二半导体掺杂区(7)的导电类型不相同，且所述两个第一半导体掺杂区(11)的导电类型与第二半导体掺杂区(7)形成超结结构。
5.根据权利要求4所述的横向SOI功率半导体器件，其特征在于，所述漂移区结构和漏区结构之间还具有一层半导体缓冲层(14);所述半导体缓冲层(14)的导电类型与第一半导体掺杂区(11)的导电类型相同，但掺杂浓度小于第一半导体掺杂区(11)的掺杂浓度。
6.根据权利要求1至4任一项横向SOI功率半导体器件，其特征在于，所述高k介质层(8)下方与绝缘介质层(9)相连或不相连。
7.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述衬底(10)材料是半导体材料或非半导体材料。
8.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述栅结构是平面栅结构，所述栅介质层(6)位于第一导电类型半导体体区(4)表面、且分别与部分重掺杂第二导电类型半导体源区(2)和部分漂移区结构表面相接触，所述栅极导电材料(5)位于栅介质层(6)的表面。
9.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述栅结构是沟槽栅结构，所述栅极导电材料(5)在器件宽度方向上沿第一导电类型半导体体区(4)两侧向下延伸入器件有源层、且延伸入器件有源层的部分由栅介质层(6)包围，使多晶硅栅极(5)与重掺杂第二导电类型半导体源区(2)、第一导电类型半导体体区(4)和漂移区结构之间隔着栅介质层(6)。
10.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述绝缘介质层(9)的材料采用但不限于氧化硅。
11.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述重掺杂半导体漏区(I)的导电类型与第一导电类型半导体体区(4)相同时，所述横向SOI功率半导体器件为横向IGBT器件。
12.根据权利要求1至6任一项横向SOI功率半导体器件，其特征在于，所述重掺杂半导体漏 区(I)的导电类型与第一导电类型半导体体区(4)相反时，所述横向SOI功率半导体器件为横向MOS器件。
【文档编号】H01L29/78GK103441147SQ201310346866
【公开日】2013年12月11日 申请日期:2013年8月9日 优先权日:2013年8月9日
【发明者】罗小蓉, 王骁玮, 范叶, 范远航, 尹超, 魏杰, 蔡金勇, 周坤, 张彦辉, 张波, 李肇基 申请人:电子科技大学