电路装置及电子设备的制作方法
【专利摘要】本发明涉及一种电路装置及电子设备。电路包括噪声产生源和因噪声而受到不良影响的模拟电路/逻辑电路，所述模拟电路/逻辑电路的至少一部分被构成在导电性与基板不同的埋入杂质层上，并且其周围的至少一部分被不同于基板的杂质层所包围，由此阻碍噪声自噪声产生源的传播。
【专利说明】电路装置及电子设备
【技术领域】
[0001 ] 本发明涉及一种电路装置及电子设备。
【背景技术】
[0002]已知一种方法，S卩，作为用于驱动直流电机的电机驱动器，通过控制截断电流从而控制电机的转速。在该方法中，通过检测电阻来对流通于桥接电路的电流进行电流/电压转换，通过将该电压与基准电压进行比较从而对截断电流进行检测。并且，将该检测结果反馈给控制电路，通过对桥接电路的驱动信号进行PWM (脉冲宽度调制)控制，从而使电机以恒定的速度进行旋转。
[0003]例如，专利文献I公开了一种在这种电机驱动器中提高截断电流的检测精度的技术。在该方法中，针对于H桥的每个半桥而设置检测电阻，并通过一个电阻来检测充电期间的电流达到了预定的电流的情况，通过另一个电阻来检测衰减期间内的电流达到了预定的电流的情况。
[0004]不仅是上述电机驱动器，在用于进行开关动作的电路中，由于通过开关动作而反复进行电流的导通/截止，从而也存在基板电位发生变动的课题。该基板电位的变动有可能会影响到构成于该基板上的电路的动作。
[0005]例如在上述这种电机驱动器中，由于为了对电机进行驱动，除了需要大电流，还通过截断动作从而反复实施电流的导通/截止，因此电机驱动器的基板电位发生变动。由于构成在基板上的基准电压生成电路或电压检测电路受到电位变动的影响，因此截断电流的检测值存在偏差，从而导致控制为恒定的电机的转速的精度降低的问题。
[0006]专利文献1:日本特开2008-042975号公报
【发明内容】
[0007]根据本发明的几个方式，能够提供一种电路装置及电子设备，其能够减小基板电位的变动对电路动作的影响。
[0008]本发明的一个方式涉及一种电路装置，包括:第一电路，其通过DMOS (双扩散金属氧化物半导体)结构的晶体管而构成，所述DMOS结构的晶体管被形成于P型基板上的第一N型埋入层上；以及第二电路，其通过CMOS (互补金属氧化物半导体)结构的晶体管而构成，所述CMOS结构的晶体管被形成于与所述第一 N型埋入层分离的第二 N型埋入层上。
[0009]根据本发明的一个方式，由CMOS结构的晶体管构成的第二电路被形成于与第一 N型埋入层分离的第二 N型埋入层上，从而第二电路通过第二 N型埋入层而与P型基板隔离。由此，能够减小基板电位的变动对电路动作的影响。
[0010]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述第二电路的区域被N型插塞区域所包围，所述N型插塞区域对所述第二 N型埋入层的电位进行设定插塞插塞。[0011 ] 如此，通过第二 N型埋入层与包围该第二 N型埋入层的N型插塞区域，从而能够将第二电路与P型基板隔离。此外，由于通过N型插塞区域而设定N型埋入层的电位，因此能够将第二电路与P型基板电隔离。
[0012]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述CMOS结构的晶体管被形成于P型层上，所述P型层被形成于所述第二 N型埋入层上。
[0013]如此，通过第二 N型埋入层，从而能够形成与P型基板41隔离的P型层，并能够在该被隔离的P型层上构成由CMOS结构的晶体管构成的第二电路。
[0014]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述P型层为外延层。
[0015]如此，通过在第二 N型埋入层上形成外延层，从而能够形成P型埋入层以作为与P型基板隔离的P型层。
[0016]另外，在本发明的一个方式中，可以采用如下方式，S卩，包括:焊垫，其供给所述P型基板的电位；第一布线，其从所述焊垫向所述P型层供给电位；以及第二布线，其从所述焊垫向所述P型基板供给电位。
[0017]如此，相对于与P型基板隔离的P型层，能够通过其他布线(第一布线)供给电位。由此，能够抑制电位变动通过布线而从P型基板传递到P型层的情况。
[0018]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述CMOS结构的晶体管的P型晶体管通过形成于所述P型层上的N型阱、形成于所述N型阱上的P型源极区域、以及形成于所述N型阱上的P型漏极区域而构成，所述CMOS结构的晶体管的N型晶体管通过形成于所述P型层上的P型阱、形成于所述P型阱上的N型源极区域、以及形成于所述P型阱上的N型漏极区域而构成。
[0019]如此，能够在与第一 N型埋入层分离的第二 N型埋入层上，形成由CMOS结构的N型晶体管与CMOS结构的P型晶体管构成的第二电路。
[0020]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述DMOS结构的晶体管的N型晶体管具有:深N型阱，其被形成于所述第一 N型埋入层上；P型层，其被形成于所述深N型阱上；N型源极区域，其被形成于所述P型层上；以及N型漏极区域，其被形成于所述深N型阱上。
[0021]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述DMOS结构的晶体管的P型晶体管包括:深N型阱，其被形成于所述第一 N型埋入层上；P型层，其被形成于所述深N型阱上；P型源极区域，其被形成于所述深N型阱上；以及P型漏极区域，其被形成于所述P型层上。
[0022]如此，能够在第一 N型埋入层上形成由DMOS结构的N型晶体管或DMOS结构的P型晶体管构成的第一电路。
[0023]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述第一电路具有桥接电路，所述桥接电路输出用于驱动电机的截断电流，所述第二电路具有检测电路，所述检测电路对流通于所述桥接电路的电流进行检测。
[0024]如此，能够利用桥接电路与检测电路而形成通过截断电流来驱动电机的电机驱动电路。虽然桥接电路的开关动作会导致P型基板的电位波动，但由于能够通过第二 N型埋入层将检测电路隔离，因此能够减小截断电流的检测误差。
[0025]另外，在本发明的一个方式中，可以采用如下方式，即，所述检测电路具有:基准电压生成电路，其生成基准电压；电压检测电路，其将基于所述电流的电压与所述基准电压进行比较；以及控制电路，其根据所述电压检测电路的比较结果来控制所述桥接电路。[0026]如此，能够通过将基于截断电流的电压与基准电压进行比较，从而将流通于电机的截断电流控制为恒定。
[0027]另外，在本发明的一个方式中，可以采用如下方式，即，所述第二电路具有对所述第一电路进行控制的电路、或对所述第一电路的电压或电流进行检测的电路。
[0028]根据本发明的一个方式，通过将控制所述第一电路的电路、或将检测第一电路的电压或者电流的电路与P型基板隔离，从而能够准确地控制第一电路、或者准确地检测第一电路的电压或电流。
[0029]另外，在本发明的一个方式中，可以采用如下方式，S卩，所述第一电路为实施对输出电流或输出电压反复进行开关的动作的电路。
[0030]根据本发明的一个方式，即使是因第一电路进行的开关动作而导致P型基板的电位发生了变动的情况，也由于第二电路与P型基板隔离，因此能够抑制开关动作对第二电路的影响。
[0031]另外，本发明的另一方式涉及一种电子设备，包括:上述任意方式所记载的电路装置。
【专利附图】
【附图说明】
[0032]图1为本实施方式的比较例的基板结构。
[0033]图2为本实施方式的基板结构示例。
[0034]图3为电路装置的结构示例。
[0035]图4为电路装置的动作说明图。
[0036]图5为电路装置的动作说明图。
[0037]图6为电路装置的动作说明图。
[0038]图7为DMOS结构的N型晶体管的详细结构示例。
[0039]图8为DMOS结构的P型晶体管的详细结构示例。
[0040]图9 (A)?(E)为DMOS结构的晶体管的制造工序流程。
[0041]图10 (A)?(D)为DMOS结构的晶体管的制造工序流程。
[0042]图11 (A)?(C)为DMOS结构的晶体管的制造工序流程。
[0043]图12 (A)?(C)为DMOS结构的晶体管的制造工序流程。
[0044]图13为电子设备的结构示例。
【具体实施方式】
[0045]以下，对本发明的优选的实施方式进行详细说明。另外，以下所说明的本实施方式不是对权利要求书中所记载的本发明的内容进行不合理限定的实施方式，在本实施方式中所说明的全部结构不一定都是作为本发明的解决方法所必须的。
[0046]1、比较例的基板结构
[0047]图1中示出了本实施方式的比较例的基板结构。图1为构成电路装置的集成电路装置的基板的剖视图。
[0048]另外，虽然以下以电路装置例如为通过图3在后文叙述的电机驱动器的情况为例进行说明，但本实施方式并不限于此，而是能够应用于实施对驱动电流或驱动电压的开关动作的各种电路装置。例如，可以应用于通过晶体管的开关来驱动LC谐振电路，以产生所需的电压的开关稳压器。
[0049]在基板上配置有第一区域10、第二区域20、边界区域31以及边界区域32，所述第一区域10内配置由第一电路，所述第二区域20内配置有第二电路，所述边界区域31被设置于第一区域10的一侧端部，所述边界区域32被设置于第一区域10与第二区域20之间。第一电路是由 DMOS(Double_diffused Metal Oxide Semiconductor,双扩散金属氧化物半导体)晶体管构成的桥接电路(例如图3中的桥接电路210)。此外，第一电路不限于桥接电路，只需是实施对驱动电流的开关动作的电路即可。第二电路是由CMOS (ComplementaryMetal Oxide Semiconductor,互补金属氧化物半导体)晶体管构成的电路(如图3中的检测电路250)。
[0050]在此，将与基板的平面垂直的方向(厚度方向)中，相对于基板而形成有电路的一侦仪通过半导体制造流程，各层被层压的一侧)的方向称为“上”，将与之相反的方向称为“下”。
[0051 ] 在第一区域10内形成有DMOS结构的N型晶体管(以下称为N型DMOS)。具体而言，在为硅基板的P型基板(Psub)41上形成有N型埋入层51 (NBL:N+Buried Layer)，在N型埋入层51上形成有N型DMOS的深N型阱(De印NWEL)61。在深N型阱61的源极(Source)侧形成有P型本体(Pbody) 71 (P型杂质层)，在P型本体71上形成有P型层131 (P型杂质层)与N型层122 (N型杂质层)。该N型层122与N型DMOS的源极区域对应。在深N型阱61的漏极(Drain)侧形成有与N型DMOS的漏极领域对应的N型层123。在P型本体71上以与N型层123相接的方式形成有绝缘层151 (例如L0C0S，硅的局部氧化)，在P型本体71、深N型阱61以及绝缘层151上形成有栅极层141 (例如，多晶硅层)。
[0052]在边界区域31内设置有N型插塞(Nplug)81(N型杂质层)，该N型插塞81用于将电位供给至N型埋入层51。具体而言，N型插塞81被形成于N型埋入层51上，P型层91、92被形成于该N型插塞81的两侧，N型层121形成于N型插塞81上。并且，施加于N型层121的电位通过N型插塞81而被供给至N型埋入层51。在N型层121上例如被供给接地电压(广义上为低电位侧电源电压)。
[0053]在边界区域32的第一区域10侧设置有N型插塞82，该N型插塞82用于将电位供给至N型埋入层51。N型插塞82的结构与N型插塞81的结构相同。此外，在边界区域32的第二区域20侧设置有P型埋入层101 (PBL:P+Buried Layer),该P型埋入层101用于将电位供给至P型基板41。具体而言，P型埋入层101形成于P型基板41上，P型阱111形成于P型埋入层101上，P型层132形成于P型阱111上。并且，施加于P型层132的电位通过P型阱111与P型埋入层101而被供给至P型基板41。在P型层132上例如供给有接地电压(广义上为低电位侧电源电压)。
[0054]在第二区域20内形成有CMOS结构的N型晶体管(以下称NM0S)与P型晶体管(以下称PM0S)。具体而言，NMOS的P型阱111 (例如中耐压P型阱(MV PWELL))形成于P型基板41上，作为NMOS的N型源极区域的N型层125与作为NMOS的N型漏极区域的N型层126形成于P型阱111上。在N型层125与N型层126之间的P型阱111上形成有栅极层142。在P型阱111上还形成有P型层133，该P型层133用于将电位供给至P型阱111。在P型层133上例如供给有接地电压(广义上为低电位侧电源电压)。[0055]此外，在P型基板41上形成有PMOS的N阱112 (例如中耐压N型阱(MVNWELL ))，作为PMOS的P型源极区域的P型层135与作为PMOS的漏极区域的P型层134形成于N型阱112上。在P型层134与P型层135之间的N型阱112上形成有栅极层143。在N型阱112上还形成有用于将电位供给至N型阱112的N型层127。在N型层127上例如供给有电源电压(高电位侧电源电压)。
[0056]此外，虽然省略了符号的图示及说明，但在基板表层的杂质层(N型层、P型层)之间，设置有用于与相邻的杂质层绝缘的绝缘层(L0C0S)。
[0057]另外，在由DMOS晶体管构成的桥接电路通过截断电流而对电机进行驱动时，在DMOS晶体管的漏极(N型层123)内将流通有大电流。由于该大电流通过开关动作而导通/截止(或流通的方向反转)，因此漏极的电压将大幅变动。该漏极的N型层123通过深N型阱61而与N型埋入层51相连接，在N型埋入层51与P型基板41之间产生了因PN接合而产生的寄生电容CP。因此，漏极的电压变动通过寄生电容CP而传递到P型基板41，并通过P型基板41而传递到第二区域20。在第二区域20内，由于P型基板41与CMOS晶体管的P型阱111或N型阱112相接，因此P型基板41的电压变动会给由CMOS晶体管构成的电路带来影响。
[0058]例如，在图3中的电机驱动器中，通过电压检测电路220将检测电阻290的一端侧的电压VS与基准电压VR进行比较，从而将流通于桥接电路210的截断电流值保持为恒定。此时，由于当电压检测电路220或基准电压生成电路230受到P型基板41的电压变动的影响时，基准电压VR将发生变动，或者使得电压检测电路220的比较精确度下降，因此存在截断电流产生偏差的可能性。
[0059]此外，如通过图5在后文中叙述的那样，在衰减期间内，再生电流从接地电压向电源电压VBB流通。因此，由于检测电阻290上的电压降，DMOS晶体管Q3的漏极电压变得低于接地电压。于是，由于在图1的DMOS结构中，与漏极相连的N型埋入层51变得低于接地电压，从而在与P型基板41之间产生正向电压，因此电流向P型基板41流入，从而P型基板的电压产生波动。如此，除了通过寄生电容CP以外，还有其他使P型基板41的电压产生波动的因素。
[0060]2、本实施方式的基板结构
[0061]图2示出了能够解决上述技术课题的本施方式的基板结构示例。图2为构成电路装置(例如图3的电路装置200)的集成电路装置的基板的剖视图。
[0062]在基板上配置有:配置有第一电路的第一区域10 ;配置由第二电路的第二区域20 ;设置于第一区域10的一侧端部的边界区域31 ;设置于第一区域10与第二区域20之间的边界区域32 ；以及设置于第二区域20的一侧端部的边界区域33。另外，由于第一区域10与边界区域31的结构与图1相同，因此省略说明。
[0063]在第二区域20内形成有N型埋入层52，该N型埋入层52用于将CMOS晶体管与P型基板41隔离。具体而言，N型埋入层52形成于P型基板41上，P型埋入层102形成于该N型埋入层52上。并且，NMOS晶体管与PMOS晶体管形成于该P型埋入层102上。上述晶体管的结构与图1相同。
[0064]与图1相同地，在边界区域32的第一区域10侧设置有N型插塞82。在边界区域32的第二区域20侧设置有N型插塞83，该N型插塞83用于将电位供给至N型埋入层52。具体而言，N型插塞83形成于N型埋入层51上，P型层95、96形成于该N型插塞83的两侧，N型层128形成于N型插塞83上。并且，施加于N型层128的电压通过N型插塞83而供给N型埋入层52。在N型层128上例如供给有电源电压。
[0065]此外，在边界区域32中，于N型插塞82和N型插塞83之间，设置有P型埋入层101，该P型埋入层101用于将电位供给P型基板41。P型埋入层101的结构与图1相同。施加于P型层132的电压，例如接地电压，通过P型阱111与P型埋入层101而供给P型基板41。
[0066]在边界区域33内设置有N型插塞84，该N型插塞84用于将电位供给N型埋入层52。N型插塞84的结构与边界区域32的N型插塞83的结构相同。施加于N型层129的电压,例如电源电压,通过N型插塞84而供给N型埋入层52。
[0067]根据以上的实施方式，电路装置200包括第一电路与第二电路，其中，所述第一电路(形成于第一区域10内的电路)由DMOS结构的晶体管构成，该DMOS结构的晶体管形成于P型基板41上的第一 N型埋入层51上，所述第二电路(形成于第二区域20内的电路)由CMOS结构的晶体管构成，该CMOS结构的晶体管形成于与第一 N型埋入层51分离的第二 N型埋入层52上。
[0068]如此，通过与第一 N型埋入层51分离的第二 N型埋入层52，从而能够将由CMOS结构的晶体管构成的第二电路与P型基板41隔离。如在图1的比较例中所说明的那样，当DMOS结构的晶体管进行开关动作时，其漏极电位的波动将从第一 N型埋入层51经由寄生电容CP等而传递到P型基板41。针对这一点，根据本实施方式，由于第二电路被与P型基板41隔离，因此即使是P型基板41的电位发生波动的情况，第二电路也不易受到该影响，从而能够实现误差较少的动作。
[0069]在此，埋入层是形成于基板表层的杂质层(例如图2中的P型本体71或深N型阱61)的下层的杂质层。具体而言，如通过图9 (A)?(E)在后文中叙述的那样，通过向硅基板导入N型杂质或P型杂质，并使外延层(单晶硅的层)在其上生长，从而在外延层的下方形成埋入层。
[0070]此外，在本实施方式中，第二电路区域(第二区域20)被N型插塞区域(在俯视观察时设置有N型插塞83、84的区域)所包围，该N型插塞区域用于对第二 N型埋入层52的电位进行设定。
[0071 ] 如此，通过第二 N型埋入层52以及包围该第二 N型埋入层52的N型插塞区域，从而能够形成浴缸型的N型区域。通过该N型区域，从而能够将第二电路的区域与P型基板隔离。此外，由于即使在P型基板的电位的波动传递到第二 N型埋入层52，也由N型插塞设定电压，因此能够可靠地将第二电路区域隔离。此外，由于能将第二 N型埋入层52设定为比P型基板41更高的电压(例如电源电压)，因此能够通过反向电压的PN接合而实现隔离。
[0072]在此，电路区域是在对基板进行俯视观察时配置有电路的区域。即，当在电路布局中，检测电路250由一个或多个电路块构成时，电路区域是配置有该布局块的区域。例如，当第二电路是图3中的检测电路250时，该检测电路250的配置区域成为第二电路区域20。
[0073]此外，被N型插塞区域所“包围”，并不吸限定于在俯视观察时，N型插塞区域将第二电路区域(第二区域20)的周围完全包围的情况，还包括例如N型插塞区域的一部分存在缺损(例如，间断地包围)的情况。例如，如图2所示，边界区域32包括N型插塞83。在图3的电路装置200中，该边界区域32例如设置为包围桥接电路210的四周。或者设置为至少将桥接电路210与其他电路(检测电路250)分离。在此情况下，边界区域32不需要为在俯视观察时整体连贯的区域，也可以有一部分是欠缺的。
[0074]此外，在本实施方式中，CMOS结构的晶体管形成于P型层上，该P型层形成于第二N型埋入层52上。P型层例如为P型埋入层102。
[0075]此外，在本实施方式中，电路装置包括:用于供给P型基板41的电位的焊垫(例如，连接于后述的图3中的端子TVB的焊垫);用于从该焊垫向P型层(P型埋入层102)供给电位的第一布线(例如，形成于半导体基板上的铝布线)；以及用从该焊垫向P型基板41供给电位的第二布线。
[0076]如此，相对于与P型基板41隔离的P型层(P型埋入层102)，能够通过不同于P型基41的其他线路(第一布线、P型层133、P型阱111)供给电位。由此，能够抑制电位变动通过布线从P型基板41向P型层(P型埋入层102)传递的情况。
[0077]在此，焊垫是形成于半导体基板上的接合焊垫。即，为例如通过接合线等与封装件的端子相连接的芯片(集成电路装置)侧的端子，并为用于在芯片内部的电路与外部的电路之间输入输出信号或电压的端子。
[0078]3、电机驱动器
[0079]在图3中，作为能够应用上述的基板结构的电路装置的结构示例，示出了电机驱动器的结构示例。
[0080]电路装置200包括桥接电路210与检测电路250。并且，检测电路250包括电压检测电路220、基准电压生成电路230以及控制电路240。另外，虽然以下以电路装置整体由一个集成电路装置构成的情况为例进行说明，但本实施方式不限于此。即，电路装置的一部分(例如桥接电路210、电压检测电路220)由一个集成电路装置构成，可以将图2中的基板结构应用于该集成电路装置。
[0081]桥接电路210根据来自控制电路240的PWM信号，来驱动外部的电机280 (直流电机)。具体而言，桥接电路210包括被构成为H桥的晶体管Ql?Q4 (DM0S晶体管)。例如，晶体管Ql?Q4可以是N型，或者，晶体管Ql、Q2可以是P型，而晶体管Q3、Q4是N型。
[0082]晶体管Ql设置于端子TVB与端子OUTl之间，其中，所述端子TVB供给有电源电压VBB,所述端子OUTl连接于电机280的一端。晶体管Q2设置于端子TVB与端子0UT2之间，其中，所述端子0UT2连接于电机280的另一端。晶体管Q3设置于端子OUTl与端子RNF之间，其中，所述端子RNF连接于一端供给有接地电压的检测电阻290的另一端。晶体管Q4连接于端子0UT2与端子RNF之间。
[0083]基准电压生成电路230例如由分压电路构成，生成用于检测截断电流的基准电压VR0
[0084]电压检测电路220例如由比较电路构成，实施对流通于桥接电路210的截断电流的检测。具体而言，电压检测电路220将通过端子RNFS输入的检测电路290的一端的电压VS与基准电压VR进行比较。并且，当检测到电压VS达到了基准电压VR的情况时，将该检测信号输出给控制电路240。
[0085]控制电路240控制桥接电路210的截断动作。具体而言，控制电路240根据来自电压检测电路220的检测信号，来控制PWM信号的脉宽，以使截断电流成为恒定。并且，根据该PWM信号而生成晶体管Ql?Q4的导通/截止控制信号，并将所生成的导通/截止控制信号输出给晶体管Ql?Q4的栅极。
[0086]利用图4?图6对电路装置200的动作进行详细说明。另外，图4所示的比较电路221与电压检测电路220相对应。在比较电路221的正极输入端子输入有检测电阻290的另一端的电压VS,而在负极输入端子输入有基准电压VR。比较电路221的输出信号输出给控制电路240。
[0087]如图6所示，在时刻t0，开始驱动电机280的驱动。当开始驱动时，将处于如图4所示的充电期间，控制电路240使晶体管Ql、Q4导通，并使晶体管Q2、Q3截止。在充电期间，如图4中的实线箭头标记所示，驱动电流从电源电压VBB经由晶体管Ql、电机280、晶体管Q4、检测电阻290，而向接地电压流通。
[0088]驱动电流随着时间的经过而增大，从而通过检测电阻290而被转换的电压VS也升高。当电压VS变得大于基准电压VR时，比较电路221的输出信号将会由L电平变为H电平。如图6所示，此时(时刻tl)的驱动电流为截断电流Ich，可通过电压VS的检测来检测截断电流Ich。
[0089]控制电路240接收比较电路221的输出信号成为了 H电平的情况，从而进入衰减期间TDl。如图5所示，在衰减期间TDl内，控制电路240使晶体管Q2、Q3导通，而使晶体管Q1、Q4截止。如图5中的虚线箭头所示，驱动电流(再生电流)从接地电压经由检测电阻290、晶体管Q3、电机280、晶体管Q2而电源电压VBB流通。如图6所示，在衰减期间TDl内，驱动电流随时间的经过下降。
[0090]控制电路240使用例如计时器(计数器电路)等，来检测从衰减期间TDl开始经过了预定时间的情况，并进入到充电期间TC1。在充电期间TCl内驱动电流上升，当驱动电流达到截断电流Ich时，将再次进入衰减期间TD2。之后，通过如此反复，从而控制成截断电流成为恒定，由此将保持电机280的转速保持为恒定。
[0091]此外，虽然上述以桥接电路210由H桥构成的情况为例进行了说明，但本实施方式不限于此，桥接电路210也可以由半桥构成。
[0092]4、DMOS 晶体管
[0093]图7示出了 DMOS结构的N型晶体管的详细结构示例。图7是基板的厚度方向上的剖视图。此外，对于与通过图2进行了说明的构成要素相同的结构要素标注相同的符号，并适当地省略说明。
[0094]本结构示例是将通过图2所说明的DMOS结构的N型晶体管构成为左右对称的示例。即，以与源极区域对应的N型层122为中心，在其两侧形成栅极(Gate)层141a、141b，绝缘层151a、151b，以及与漏极区域对应的N型层123a、123b。深N型阱61与P型本体71也是如此，以源极为中心，左右对称地形成于N型埋入层51上。N型插塞81、82形成于深N型阱61的两侧。
[0095]图8示出了 DMOS结构的P型晶体管的详细结构示例。图8是基板的厚度方向的首1J视图。
[0096]在本结构示例中，各层以与漏极区域对应的P形层136为中心，而被构成为左右对称。具体而言，N型埋入层53形成于P型基板41上，深N型阱62形成于N型埋入层53上，HP0F161 (P型杂质层)形成于深N型阱62的中央部上，与漏极区域对应的P型层136形成于HP0F161上。N型阱113a、113b (例如低耐压N型阱(LV NWEL))形成于深N型阱62的两端部之上，N型层171a、171b以及与源极区域对应的P型层137a、137b形成于N型阱113a、113b上，绝缘层152a、152b (例如LOCOS)形成于与漏极区域对应的P形层136的两侧，栅极层144a、144b (例如多晶硅层)形成于N型阱113a、113b、HP0F161、绝缘层152a、152b上。
[0097]N型埋入层53通过N型插塞85a、85b而被供给电位(例如电源电压)。N型插塞85a、85b形成于深N型阱62的两侧，N型层172a、172b形成于N型插塞85a、85b上。
[0098]此外，可以与N沟道相同，由左右对称的结构中的一方侧的栅极与漏极构成DMOS结构的P型晶体管。
[0099]5、制造工序
[0100]利用图9 (A)?图12 (C),对DMOS结构的晶体管的制造工序流程进打说明。另夕卜，图中左侧表示N型晶体管，图中右侧表示P型晶体管。
[0101]如图9 (A)所示，进行在P型基板(Psub)上形成氧化膜(S12)的工序。接下来如图9 (B)所示，进行光刻工序，并进行对未被抗蚀膜覆盖的区域内的氧化膜(S12)进行蚀刻的工序。接下来，如图9 (C)所示，通过向P型基板(Psub)导入N型离子的工序，从而在未被氧化膜(S12)覆盖的区域形成N型埋入层(NBL)。
[0102]接下来，如图9 (D)所示，通过蚀刻工序除去氧化膜(S12),并进行光刻工序。接着，通过向P型基板(Psub)导入P型离子的工序，从而在未被抗蚀膜覆盖的区域形成P型埋入层(PBL)。接下来，如图9 (E)所示，进行在P型基板(Psub)与埋入层(NBUPBL)上形成P型外延层(P-Epi )的工序。通过采用上述工序，从而在P型外延层(P-Epi )下形成了 N型埋入层(NBL)与P型埋入层(PBL)。
[0103]接着，如图10 (A)所示，通过光刻工序以及向P型外延层(P-Epi)导入N型离子的工序，从而在未被抗蚀膜覆盖的区域形成深N型阱(De印NWEL)。然后，如图10 (B)所示，通过光刻工序以及向P型外延层(P-Epi)导入N型离子的工序，从而在未被抗蚀膜覆盖的区域形成N型插塞(Nplug)。
[0104]接着，如图10 (C)所示，通过进行氮化硅膜的光刻工序以及蚀刻工序，并进行氧化膜形成工序，从而形成LOCOS (S12)0接着，如图10 (D)所示，通过光刻工序以及向深N型阱(Deep NWEL)导入P型离子的工序，从而在未被抗蚀膜覆盖的区域形成P型本体。
[0105]接着，如图11 (A)所示，通过光刻工序以及向深N型阱(De印NWEL)导入P型离子的工序，从而在未被抗蚀膜覆盖的区域形成HPOF层。然后，如图11 (B)所示，通过光刻工序以及向深N型阱(Deep NWEL)导入N型离子的工序，从而在未被抗蚀膜覆盖的区域形成低耐压N型阱(LV NWEL)。而后，如图11 (C)所示，通过光刻工序以及向P型外延层(P-Epi )导入P型离子的工序，从而在未被抗蚀膜覆盖的区域形成低耐压P型阱(LV PWEL)。
[0106]接着，如图12 (A)所示，通过进行形成多晶硅层的工序，并进行光刻工序以及蚀刻工序，从而形成栅极层(Poly)。然后，如图12 (B)所示，通过光刻工序以及导入N型离子的工序，从而在基板表层形成N型杂质层(N+)。该N型杂质层(N+)成为N型晶体管的源极区域或漏极区域等。而后，如图12 (C)所示，通过光刻工序以及导入P型离子的工序，从而在基板表层形成P型杂质层(P+)。该P型杂质层(P+)成为P型晶体管的源极区域或漏极区域等。通过采用上述工序，从而在基板上形成DMOS结构的N型晶体管(纸面左侧)以及DMOS结构的P型晶体管(纸面右侧)。[0107]另外，虽然对CMOS结构的晶体管的制造工序流程的说明进行了省略，但对于与DMOS结构的晶体管共通的层使工序共通化，从而只需通过同一制造流程形成并存有CMOS结构与DMOS结构的半导体基板即可。
[0108]6、电子设备
[0109]图13示出了应用了本实施方式的电路装置200(电机驱动器)的电子设备的结构示例。该电子设备包括:处理部300、存储部310、操作部320、输入输出部330、电路装置200、对上述各部件进行连接的母线340、以及电机280。虽然以下以通过电机驱动来控制打印头或送纸的打印机为例而进行说明，但本实施方式不限于此，而是能够应用于各种电子设备中。
[0110]输入输出部330例如由USB连接器或无线LAN等接口构成的，并被输入图像数据或文档数据。输入的数据被存储于存储部310中，存储部310例如为DRAM等内部存储装置。当由操作部320接收印刷指令时，处理部300将开始进行存储于存储部310中的数据的印刷动作。处理部300根据数据的印刷布局而向电路装置200 (电机驱动器)发送指示，电路装置200根据该指示而使驱动电机280进行旋转，以进行打印头的移动或送纸。
[0111]本实施方式中，由于电路装置可高精度的保持截断电流恒定，因此可抑制打印头移动以及降低进纸的误差，实现高品质的打印。
[0112]另外，虽然如上所述对本实施方式进行了详细说明，但是本领域技术人员应当能够理解，本发明可以进行在实质上不脱离本发明的新特征及效果的多种变形。因此，这种变形例也均包括在本发明的范围内。例如，在说明书或附图中，至少一次与较广义或同义的不同用语一起被记载的用语，在说明书或附图的任意位置中，均能够置换为该不同的用语。此夕卜，本实施方式及变形例的全部组合，也均包括在本发明的范围内。此外，电路装置、基板、电子设备的结构或动作、电机驱动的控制方法以及半导体基板的制造方法等，也不仅限于本实施方式中所说明的内容，而是能够实施各种变形。
[0113]符号说明
[0114]10第一区域；20第二区域；31?33边界区域；41P型基板；51?53N型埋入层；61,62深N型阱；71P型本体；81?84、85a、85b N型插塞；91?98P型层；101、102P型埋入层；IllP 型阱；112、113a、113b N 型阱；121 ?129、123a、123b N 型层；131 ?136、137a、137b P 型层；141 ?143、141a、141b、144a、144b 栅极层;151、151a、151b、152a、152b 绝缘层;171a、171b、172a、172bN型层；200电路装置;210桥接电路；220电压检测电路；221比较电路；230基准电压生成电路；240控制电路；250检测电路；280电机；290检测电阻；300处理部；310存储部；320操作部；330输入输出部；340母线；CP寄生电容；Ich截断电流；0UT1、0UT2 端子；Q1 ?Q4 DMOS 晶体管;RNF、RNFS 端子；TC1、TC2 充电期间；TD1、TD2 衰减期间；TVB端子；VBB电源电压；VR基准电压。
【权利要求】
1.一种电路装置，其特征在于，包括: 第一电路，其通过双扩散金属氧化物半导体结构的晶体管而构成，所述双扩散金属氧化物半导体结构的晶体管被形成于P型基板上的第一 N型埋入层上；以及 第二电路，其通过互补金属氧化物半导体结构的晶体管而构成，所述互补金属氧化物半导体结构的晶体管被形成于与所述第一 N型埋入层分离的第二 N型埋入层上。
2.如权利要求1所述的电路装置，其特征在于， 所述第二电路的区域被N型插塞区域包围，所述N型插塞区域对所述第二 N型埋入层的电位进行设定。
3.如权利要求1或2所述的电路装置，其特征在于， 所述互补金属氧化物半导体结构的晶体管被形成于P型层上，所述P型层被形成于所述第二 N型埋入层上。
4.如权利要求3所述的电路装置，其特征在于， 所述P型层为P型埋入层。
5.如权利要 求4所述的电路装置，其特征在于， 包括: 焊垫，其供给所述P型基板的电位； 第一布线，其从所述焊垫向所述P型层供给电位；以及 第二布线，其从所述焊垫向所述P型基板供给电位。
6.如权利要求5所述的电路装置，其特征在于， 所述互补金属氧化物半导体结构的晶体管的P型晶体管通过形成于所述P型层上的N型阱、形成于所述N型阱上的P型源极区域、以及形成于所述N型阱上的P型漏极区域而构成， 所述互补金属氧化物半导体结构的晶体管的N型晶体管通过形成于所述P型层上的P型阱、形成于所述P型阱上的N型源极区域、以及形成于所述P型阱上的N型漏极区域而构成。
7.如权利要求6所述的电路装置，其特征在于， 所述双扩散金属氧化物半导体结构的晶体管的N型晶体管具有: 深N型阱，其被形成于所述第一 N型埋入层上； P型层，其被形成于所述深N型阱上； N型源极区域，其被形成于所述P型层上；以及 N型漏极区域，其被形成于所述深N型阱上。
8.如权利要求7所述的电路装置，其特征在于， 所述双扩散金属氧化物半导体结构的晶体管的P型晶体管具有: 深N型阱，其被形成于所述第一 N型埋入层上； P型层，其被形成于所述深N型阱上； P型源极区域，其被形成于所述深N型阱上；以及 P型漏极区域，其被形成于所述P型层上。
9.如权利要求8所述的电路装置，其特征在于， 所述第一电路具有桥接电路，所述桥接电路输出用于驱动电机的截断电流，所述第二电路具有检测电路，所述检测电路对流通于所述桥接电路的电流进行检测。
10.如权利要求9所述的电路装置，其特征在于， 所述检测电路具有: 基准电压生成电路，其生成基准电压； 电压检测电路，其将基于所述电流的电压与所述基准电压进行比较；以及 控制电路，其根据所述电压检测电路的比较结果来控制所述桥接电路。
11.如权利要求1所述的电路装置，其特征在于， 所述第二电路具有对所述第一电路进行控制的电路、或对所述第一电路的电压或电流进行检测的电路。
12.如权利要求1所述的电路装置，其特征在于， 所述第一电路为实施对输出电流或输出电压反复进行开关的动作的电路。
13.—种电子设备,其特征在于,包括: 权利要求1至12中任一项所述的电路装置。
【文档编号】H01L27/088GK104038120SQ201410076749
【公开日】2014年9月10日 申请日期:2014年3月4日 优先权日:2013年3月4日
【发明者】守屋勇, 山田敦史 申请人:精工爱普生株式会社