双向瞬态电压抑制半导体器件的制作方法
【专利摘要】本发明公开一种双向瞬态电压抑制半导体器件，包括具有重掺杂P型区、第一轻掺杂P型区、第一轻掺杂N型区、第一重掺杂N型区、第二轻掺杂P型区、第二轻掺杂N型区、第二重掺杂N型区的P型单晶硅片衬底；位于第一轻掺杂N型区边缘的四周区域具有第一中掺杂N型区，位于第一轻掺杂P型区边缘的四周区域具有第一中掺杂P型区；位于二轻掺杂N型区边缘的四周区域具有第二中掺杂N型区，位于第二轻掺杂P型区边缘的四周区域具有第二中掺杂P型区。本发明双向瞬态电压抑制半导体器件有效避免了电荷扩展到边缘边角以及电场扩展，保证了在高温下降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，避免了器件的局部温升，提高了器件耐高压性能性和可靠性。
【专利说明】双向瞬态电压抑制半导体器件
【技术领域】
[0001]本发明涉及一种电压抑制器件，具体涉及一种双向瞬态电压抑制半导体器件。
【背景技术】
[0002]瞬态电压抑制器件确保电路及电子元器件免受静电、浪涌脉冲损伤，甚至失效。一般TVS并联于被保护电路两端，处于待机状态。当电路两端受到瞬态脉冲或浪涌电流冲击，并且脉冲幅度超过TVS的击穿电压时，TVS能以极快的速度把两端的阻抗由高阻抗变为低阻抗实现导通，并吸收瞬态脉冲。在此状态下，其两端的电压基本不随电流值变化，从而把它两端的电压箝位在一个预定的数值，该值约为击穿电压的1.3?1.6倍，以而保护后面的电路元件不受瞬态脉冲的影响。
【发明内容】
[0003]本发明提供一种双向瞬态电压抑制半导体器件，该双向瞬态电压抑制半导体器件有效避免了电荷扩展到边缘边角以及电场扩展，保证了在高温下降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，避免了器件的局部温升，提高了器件耐高压性能性和可靠性。
[0004]为达到上述目的，本发明采用的技术方案是:一种双向瞬态电压抑制半导体器件，包括具有重掺杂P型区、第一轻掺杂P型区、第一轻掺杂N型区、第一重掺杂N型区、第二轻掺杂P型区、第二轻掺杂N型区、第二重掺杂N型区的P型单晶硅片衬底，此第一轻掺杂N型区与第一轻掺杂P型区接触形成结接触面且其位于其正上方，第一重掺杂N型区与第一轻掺杂N型区接触并位于其正上方，重掺杂P型区与第一轻掺杂P型区接触并位于其正下方，此第二轻掺杂N型区与第二轻掺杂P型区接触形成结接触面且其位于其正下方，第二重掺杂N型区与第二轻掺杂N型区接触并位于其正下方，第二轻掺杂P型区与重掺杂P型区接触并位于其正下方；
一第一环形缺口区位于第一轻掺杂P型区、第一轻掺杂N型区和第一重掺杂N型区四周，所述第一环形缺口区的表面覆盖有第一钝化保护层，此第一钝化保护层内侧延伸至第一重掺杂N型区上表面的边缘区域，第一重掺杂N型区的中央区域覆盖作为电极的第一金属层，一第二环形缺口区位于第二轻掺杂P型区、第二轻掺杂N型区、第二重掺杂N型区四周，所述第二环形缺口区的表面覆盖有第二钝化保护层，此第二钝化保护层内侧延伸至第二重掺杂N型区上表面的边缘区域，第二重掺杂N型区的中央区域覆盖作为电极的第二金属层；
所述第一轻掺杂N型区与第一重掺杂N型区接触的上部区域且位于第一轻掺杂N型区边缘的四周区域具有第一中掺杂N型区，此第一中掺杂N型区的上表面与第一重掺杂N型区的下表面接触，此第一中掺杂N型区的外侧面与第一环形缺口区接触，所述第一轻掺杂P型区与重掺杂P型区接触的下部区域且位于第一轻掺杂P型区边缘的四周区域具有第一中掺杂P型区，此第一中掺杂P型区的下表面与重掺杂P型区的上表面接触，此第一中掺杂P型区的外侧面与第一环形缺口区接触；
所述第二轻掺杂N型区与第二重掺杂N型区接触的下部区域且位于二轻掺杂N型区边缘的四周区域具有第二中掺杂N型区，此第二中掺杂N型区的下表面与第二重掺杂N型区的上表面接触，此第二中掺杂N型区的外侧面与第二环形缺口区接触，
所述第二轻掺杂P型区与重掺杂P型区接触的上部区域且位于第二轻掺杂P型区边缘的四周区域具有第二中掺杂P型区，此第二中掺杂P型区的上表面与重掺杂P型区的下表面接触，此第二中掺杂P型区的外侧面与第二环形缺口区接触。
[0005]上述技术方案中进一步改进的技术方案如下:
1.上述方案中，所述第一中掺杂N型区与第一轻掺杂N型区的接触面为弧形面，所述第一掺杂P型区与第一轻掺杂P型区的接触面为弧形面，所述第一掺杂P型区与第一轻掺杂P型区的接触面为弧形面。
[0006]2.上述方案中，所述第一中掺杂N型区的浓度扩散结深大于第一重掺杂N型区的浓度扩散结深，比值为广0.6:0.8。
[0007]由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果:
本发明双向瞬态电压抑制半导体器件，其包括重掺杂P型区、第一轻掺杂P型区、第一轻掺杂N型区和第一重掺杂N型区的P型单晶硅片衬底，第一环形缺口区位于第一轻掺杂P型区、第一轻掺杂N型区和第一重掺杂N型区四周，第一轻掺杂N型区与第一重掺杂N型区接触的上部区域且位于第一轻掺杂N型区边缘的四周区域具有第一中掺杂N型区，第一轻掺杂P型区与重掺杂P型区接触的下部区域且位于第一轻掺杂P型区边缘的四周区域具有第一中掺杂P型区，在低压(IOV以下)TVS在隧道击穿模式下，有效避免了电荷扩展到边缘边角以及电场扩展，保证了在高温下降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，避免了器件的局部温升，提高了器件耐高压性能性和可靠性。
【专利附图】
【附图说明】
[0008]附图1为现有电压抑制半导体器件结构示意图；
附图2为本发明双向瞬态电压抑制半导体器件结构示意图。
[0009]以上附图中:1、重掺杂P型区；2、第一轻掺杂P型区；3、第一轻掺杂N型区；4、第一重掺杂N型区；5、P型单晶硅片衬底；6、第一环形缺口区；7、第一钝化保护层；8、第一金属层；9、第二金属层；10、第一中掺杂N型区；11、第一中掺杂P型区；12、第二轻掺杂P型区；13、第二轻掺杂N型区；14、第二重掺杂N型区；15、第二环形缺口区；16、第二钝化保护层；17、第二中掺杂N型区；18、第二中掺杂P型区。
【具体实施方式】
[0010]下面结合附图及实施例对本发明作进一步描述:
实施例:一种双向瞬态电压抑制半导体器件，包括具有重掺杂P型区1、第一轻掺杂P型区2、第一轻掺杂N型区3、第一重掺杂N型区4、第二轻掺杂P型区12、第二轻掺杂N型区13、第二重掺杂N型区14的P型单晶硅片衬底5，此第一轻掺杂N型区3与第一轻掺杂P型区2接触形成结接触面且其位于其正上方，第一重掺杂N型区4与第一轻掺杂N型区3接触并位于其正上方，重掺杂P型区I与第一轻掺杂P型区2接触并位于其正下方，此第二轻掺杂N型区13与第二轻掺杂P型区12接触形成结接触面且其位于其正下方，第二重掺杂N型区14与第二轻掺杂N型区13接触并位于其正下方，第二轻掺杂P型区12与重掺杂P型区I接触并位于其正下方；
一第一环形缺口区6位于第一轻掺杂P型区2、第一轻掺杂N型区3和第一重掺杂N型区4四周，所述第一环形缺口区6的表面覆盖有第一钝化保护层7，此第一钝化保护层7内侧延伸至第一重掺杂N型区4上表面的边缘区域，第一重掺杂N型区4的中央区域覆盖作为电极的第一金属层8，一第二环形缺口区15位于第二轻掺杂P型区12、第二轻掺杂N型区13、第二重掺杂N型区14四周，所述第二环形缺口区15的表面覆盖有第二钝化保护层16，此第二钝化保护层16内侧延伸至第二重掺杂N型区14上表面的边缘区域，第二重掺杂N型区14的中央区域覆盖作为电极的第二金属层9 ；
所述第一轻掺杂N型区3与第一重掺杂N型区4接触的上部区域且位于第一轻掺杂N型区3边缘的四周区域具有第一中掺杂N型区10，此第一中掺杂N型区10的上表面与第一重掺杂N型区4的下表面接触，此第一中掺杂N型区10的外侧面与第一环形缺口区6接触，所述第一轻掺杂P型区2与重掺杂P型区I接触的下部区域且位于第一轻掺杂P型区2边缘的四周区域具有第一中掺杂P型区11，此第一中掺杂P型区11的下表面与重掺杂P型区I的上表面接触，此第一中掺杂P型区11的外侧面与第一环形缺口区6接触；
所述第二轻掺杂N型区13与第二重掺杂N型区14接触的下部区域且位于二轻掺杂N型区13边缘的四周区域具有第二中掺杂N型区17，此第二中掺杂N型区17的下表面与第二重掺杂N型区14的上表面接触，此第二中掺杂N型区17的外侧面与第二环形缺口区15接触，
所述第二轻掺杂P 型区12与重掺杂P型区I接触的上部区域且位于第二轻掺杂P型区12边缘的四周区域具有第二中掺杂P型区18，此第二中掺杂P型区18的上表面与重掺杂P型区I的下表面接触，此第二中掺杂P型区18的外侧面与第二环形缺口区15接触。
[0011]上述第一中掺杂N型区10与第一轻掺杂N型区3的接触面为弧形面。
[0012]上述第一中掺杂N型区10的浓度扩散结深大于第一重掺杂N型区4的浓度扩散结深，比值为1-0.6:0.8。
[0013]采用上述双向瞬态电压抑制半导体器件时，其在低压(IOV以下)TVS在隧道击穿模式下，有效避免了电荷扩展到边缘边角以及电场扩展，保证了在高温下降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，避免了器件的局部温升，提高了器件耐高压性能性和可靠性。
[0014]上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种双向瞬态电压抑制半导体器件，其特征在于:包括具有重掺杂P型区(I)、第一轻掺杂P型区(2)、第一轻掺杂N型区(3)、第一重掺杂N型区(4)、第二轻掺杂P型区(12)、第二轻掺杂N型区(13)、第二重掺杂N型区(14)的P型单晶硅片衬底(5)，此第一轻掺杂N型区(3)与第一轻掺杂P型区(2)接触形成结接触面且其位于其正上方，第一重掺杂N型区(4)与第 一轻掺杂N型区(3)接触并位于其正上方，重掺杂P型区(I)与第一轻掺杂P型区(2)接触并位 于其正下方，此第二轻掺杂N型区(13)与第二轻掺杂P型区(12)接触形成结接触面且其位于其正下方，第二重掺杂N型区(14)与第二轻掺杂N型区(13)接触并位于其正下方，第二轻掺杂P型区(12)与重掺杂P型区(I)接触并位于其正下方； 一第一环形缺口区(6)位于第一轻掺杂P型区(2)、第一轻掺杂N型区(3)和第一重掺杂N型区(4)四周，所述第一环形缺口区(6)的表面覆盖有第一钝化保护层(7)，此第一钝化保护层(7)内侧延伸至第一重掺杂N型区(4)上表面的边缘区域，第一重掺杂N型区(4)的中央区域覆盖作为电极的第一金属层(8)，一第二环形缺口区(15)位于第二轻掺杂P型区(12)、第二轻掺杂N型区(13)、第二重掺杂N型区(14)四周，所述第二环形缺口区(15)的表面覆盖有第二钝化保护层(16)，此第二钝化保护层(16)内侧延伸至第二重掺杂N型区(14)上表面的边缘区域，第二重掺杂N型区(14)的中央区域覆盖作为电极的第二金属层(9)；所述第一轻掺杂N型区(3)与第一重掺杂N型区(4)接触的上部区域且位于第一轻掺杂N型区(3)边缘的四周区域具有第一中掺杂N型区(10)，此第一中掺杂N型区(10)的上表面与第一重掺杂N型区(4)的下表面接触，此第一中掺杂N型区(10)的外侧面与第一环形缺口区(6)接触，所述第一轻掺杂P型区(2)与重掺杂P型区(I)接触的下部区域且位于第一轻掺杂P型区(2)边缘的四周区域具有第一中掺杂P型区(11)，此第一中掺杂P型区(11)的下表面与重掺杂P型区(I)的上表面接触，此第一中掺杂P型区(11)的外侧面与第一环形缺口区(6)接触； 所述第二轻掺杂N型区(13)与第二重掺杂N型区(14)接触的下部区域且位于二轻掺杂N型区(13)边缘的四周区域具有第二中掺杂N型区(17)，此第二中掺杂N型区(17)的下表面与第二重掺杂N型区(14)的上表面接触，此第二中掺杂N型区(17)的外侧面与第二环形缺口区(15)接触， 所述第二轻掺杂P型区(12)与重掺杂P型区(I)接触的上部区域且位于第二轻掺杂P型区(12)边缘的四周区域具有第二中掺杂P型区(18)，此第二中掺杂P型区(18)的上表面与重掺杂P型区(I)的下表面接触，此第二中掺杂P型区(18)的外侧面与第二环形缺口区(15)接触。
2.根据权利要求1所述的双向瞬态电压抑制半导体器件，其特征在于:所述第一中掺杂N型区(10)与第一轻掺杂N型区(3)的接触面为弧形面，所述第一掺杂P型区(11)与第一轻掺杂P型区(2)的接触面为弧形面。
3.根据权利要求1或2所述的双向瞬态电压抑制半导体器件，其特征在于:所述第一中掺杂N型区(10)的浓度扩散结深大于第一重掺杂N型区(4)的浓度扩散结深，比值为1-0.6:0.8。
【文档编号】H01L29/06GK103972304SQ201410155092
【公开日】2014年8月6日 申请日期:2014年4月18日 优先权日:2014年4月18日
【发明者】罗伟忠, 华国铭, 张建平 申请人:苏州锝耀电子有限公司