半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明提供了一种半导体器件，包括从半导体衬底的第一主表面伸出的第一脊和第二脊。该第一脊和第二脊在第一方向上延伸。该半导体器件进一步包括设置于半导体衬底的在第一脊和第二脊之间的部分中的体区，以及邻近体区的栅电极。第一脊和第二脊与该体区连接。在体区上形成了多个另外的脊，该另外的脊在与第一方向交叉的第二方向上延伸。栅电极在第一方向上延伸，并且该栅电极设置于另外的脊的至少两个侧面上。
【专利说明】半导体器件

【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种半导体器件。

【背景技术】
[0002]功率MOSFET (金属-氧化层半导体场效晶体管)是用于开关电源、反相器器件等器件的高击穿电压半导体器件的示例。例如，功率MOSFET被认为在低阻性负载时切换高电压，从而具有非常小的开关损耗和传导损耗。功率MOSFET具有较小的导通电阻(Ron)并且在关闭时具有高击穿电压，这是所期望的。例如，当功率MOSFET被关闭时，功率MOSFET应可承受几十到几百伏特的漏-源极电压Vds。作为另外的例证，当Vds为低电压降，栅-源电压在约10到20V时，功率MOSFET将传导非常大的可高达几百安培的电流。


【发明内容】

[0003]根据一个实施例，半导体器件包括从半导体衬底的第一主表面伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸，设置于半导体衬底的在第一脊和第二脊之间的部分中的体区，第一脊和第二脊连接于该体区，在体区上形成的多个另外的脊，该另外的脊在与第一方向交叉的第二方向上延伸，以及Btt连体区的栅电极，该栅电极在第一方向上延伸。栅电极设置于该另外的脊的至少两个侧面处。
[0004]根据一个实施例，集成电路包括至少部分的构建于半导体衬底中的第一晶体管。第一晶体管包括第一体区和第一栅电极。该集成电路进一步包括多个串联连接以构成串联电路的第二晶体管，该串联电路串联连接于第一晶体管。第二晶体管中的至少一个第二晶体管包括从半导体衬底的第一主表面上伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸。第二晶体管中的至少一个第二晶体管的第二体区设置于半导体衬底的在第一脊和第二脊之间的部分中。第一脊和第二脊与该体区连接。上述的第二晶体管中的一个晶体管的第二栅电极设置于毗连第二体区，第二栅电极在第一方向上延伸。
[0005]根据另一实施例，集成电路包括至少部分地构建于半导体衬底中的第一晶体管。第一晶体管包括第一体区和第一栅电极。该集成电路进一步包括多个串联连接以构成串联电路的第二晶体管，该串联电路串联连接于第一晶体管。第一晶体管包括从半导体衬底的第一主表面上伸出的第一脊和第二脊，该第一脊和第二脊在第一方向上延伸。第一体区设置于半导体衬底的在第一脊和第二脊之间的部分中，而且第一栅电极设置于毗连第一体区，第一栅电极在第一方向上延伸。
[0006]通过阅读下面的【具体实施方式】和查看附图，本领域的熟练的技术人员将认识到本发明的其他技术特征和优点。

【专利附图】

【附图说明】
[0007]提供附图以进一步理解本发明的实施例，并且被并入和构成本说明书的一部分。附图图示了本发明的实施例，并且和说明书一起用于解释本发明的原理。通过参考下面的【具体实施方式】，本发明的其他实施例和预期的优点将更加地容易理解。附图中的元件不一定是相对彼此按比例绘制的。相同的附图标记表示对应的相似的部分。
[0008]图1示出了依据一种实施例的半导体器件的透视图；
[0009]图2示出了依据另一实施例的半导体器件的透视图；
[0010]图3A至3D示出了图2中所示的半导体器件的各种视图；
[0011]图4A至4B例举了依据一种实施例的半导体器件的等效电路图。

【具体实施方式】
[0012]在下面【具体实施方式】中引用了附图，其构成本发明的一部分，并且其中通过例举本发明可以实施的具体实施例的方式被示出。对此，方向性术语例如“顶(top)”、“底(bottom)，，、“前(front) ”、“后(back) ”、“前向(leading)，，、“背向(trailing) ”等是用于参照附图所描述的方向使用。由于本发明的实施例的部件可在多个不同的方向上设置，所以方向性术语是以例证为目的而绝不是为了限制本发明。应当理解的是，不脱离本发明权利要求限定的范围，可利用本发明的其他实施例或者对本发明作出结构或逻辑上的修改。
[0013]实施例的描述不是为了限定。特别的是，在下文中描述的实施例的元件可与不同实施例的元件相结合。
[0014]在下面描述中使用的术语“晶元(wafer) ”、“衬底(substrate) ”或“半导体衬底(semiconductor substrate) ”可包括任何具有半导体表面的基于半导体的结构。晶元和半导体结构应被理解为包括硅、硅晶绝缘体(S0I)、蓝宝石硅片(S0S)、掺杂半导体和未掺杂半导体、由基底半导体基础支撑的娃的外延层，以及其他半导体结构。半导体不必是娃基的。半导体也可以是硅-锗、锗或者砷化镓。根据本申请的实施例，通常地，碳化硅(SiC)或氮化镓(GaN)可作为半导体结构材料的其它示例。
[0015]附图和说明书中例举了掺杂类型“η”或“p”，紧接其后用或“ + ”表示相对的掺杂浓度。例如，“η_”表示掺杂浓度低于“η”掺杂部位的掺杂浓度，同时“η+”掺杂部位的掺杂浓度高于“η”掺杂部位的掺杂浓度。具有相同的相对掺杂浓度的掺杂部位不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂部位可具有相同或者不同的绝对掺杂浓度。为了更好的理解，在附图和说明书中往往掺杂部位被表示为“P”或“η”的掺杂。显然可以理解的是这种表示绝不是为了限制。只要能够实现所描述的功能，可以是任意的掺杂类型。另外，在所有的实施例中，掺杂类型可以反转。
[0016]本说明书中涉及掺杂在半导体部分的“第一(first)”和“第二(second)”导电类型的掺杂剂。第一导电类型可以是P型而第二导电类型可以是η型，反之亦然。众所周知，根据掺杂类型或者源区和漏区的极性，MOSFET可分为η-沟道或者ρ沟道的M0SFET。例如，在η-沟道MOSFET中，源区和漏区都掺杂了 η型掺杂剂，并且电流方向是从漏区流向源区。在P-沟道MOSFET中，源区和漏区都掺杂了 ρ型掺杂剂，并且电流方向是从源区流向漏区。应当清楚理解的是在本说明书的上下文中，掺杂类型可以反转的。如果特定电流的路径采用方向性语言描述，则该描述应理解为仅仅是为了表示电流的路径而不是电流的极性，也即不论晶体管是P-沟道或者是η-沟道晶体管。附图中可能包括极性敏感部件，例如二极管。应当清楚理解的是，这些极性敏感组件的特定布置是作为示例给出，并且为了实现所描述的功能是可以根据无论是η型或者ρ型的第一导电类型而反转。
[0017]如在本说明书中所用，术语“I禹合(coupled) ”和/或“电f禹合(electricallycoupled) ”并不意味着表示该元件必须直接耦合在一起一可以在“耦合”或“电耦合”元件之间提供中间元件。术语“电连接(electrically connected) ”旨在描述电连接在一起的元件之间的低电阻电连接。
[0018]如本文所用，术语“具有(having)“包括(containing、including、comprising) ”等是开放式术语，表示所陈述的元件或特征的存在，但并不排除其它的要素或特征。冠词“一(a或an)”和“该(the) ”旨在不仅包括单数也包括复数，除非上下文另有明确说明。
[0019]如在本说明书中使用的术语“横向(lateral)和水平(horizontal) ”旨在描述平行于半导体衬底或者半导体本体的第一表面的方向。这可以是例如晶元或晶片的表面。
[0020]如在本说明书中使用的术语“垂直(vertical) ”旨在描述被布置为垂直于半导体衬底或半导体本体的第一表面的方向。
[0021]图1示出了依据一个实施例的半导体器件100的透视图。如图1所示的半导体器件100包括从半导体衬底10的第一主表面110上延伸的第一脊120和第二脊130。第一脊和第二脊120、130在第一方向上延伸，也即图1所示的X方向。体区230设置于半导体衬底10的在第一脊120和第二脊130之间的部分衬底中。因此，第一脊和第二脊120、130的上表面被设置在比体区230的上表面更高的高度。半导体器件100进一步包括毗连体区230的栅电极240。栅电极240在第一方向上延伸。例如，第一脊和第二脊120、130可包括半导体材料并且被第一导电类型的掺杂剂进行掺杂。源区210设置于第一脊120上，而漏区220设置于第二脊130上。因此，半导体器件100实现了一个晶体管。当在耦合至源区210的源极端子和耦合至漏区220的漏极端子的两端施加合适的电压，并且进一步施加给栅电极240合适的电压时，则电流在源区210和漏区220间流动，该电流受控于栅电极240。包括氧化硅、氮化硅或其他合适的绝缘材料的栅极绝缘层235设置于栅电极240和体区230之间。
[0022]根据图1所示的实施例，体区230具有平坦的表面。换言之,半导体衬底10的第一主表面110可以是平坦的。根据一个实施例，第一脊120可由从以下项中选择的材料制成:多晶硅、单晶硅和导电材料。例如，第一脊120由掺杂过的多晶硅材料或由氧化钛(TiN)制成。
[0023]根据一个实施例，第二脊130可由单晶硅构成。例如，第二脊130可被蚀刻在单晶硅衬底10中。第一脊120的材料中可用比第二脊130的材料中更高的掺杂浓度来进行掺杂。根据图1所示的实施例，电流垂直于在第一方向上延伸的栅电极240流通。由于源区和漏区210、220被设置在脊上，源区和漏区210、220的机械稳定性可被增强。另外，由于源极和漏极210、220的横截面积的增加，源极和漏极210、220的导电性可增强，从而导致电阻率减小。
[0024]根据一个实施例，第一脊和第二脊120、130的宽度wl、w2可以是10到200nm。该宽度可沿着垂直于第一方向的第二方向测量。第一脊120的宽度可不同于第二脊130的宽度。第一脊120和第二脊130之间的距离d可以是30到300nm。第一脊120和第二脊130之间的距离相当于晶体管的沟道长度。沿着垂直于第一主表面110的方向测量，第一脊和第二脊120、130的高度h可以是200至2000nm。根据一个实施例，第一脊120的高度可等与第二脊130的高度。根据另一实施例，第一脊120的高度可不同于第二脊130的高度。通过设定第二脊130的适当高度，当功率MOSFET关闭时，其能够承受的高漏-源电压的能力可以被。
[0025]如图1进一步所示，半导体器件100可包括如上描述的并联连接的多个晶体管。根据该实施例，多个第一脊120与源电位270相连，多个第二脊130与漏电位275相连，以及多个栅电极240与栅电位280相连。
[0026]根据另一实施例，如将在下面进一步解释的，包括并联连接的多个晶体管的半导体器件可以是被称为ADZFET的元件。根据该实施例，如图1所示的数个晶体管阵列或区块串联连接。晶体管阵列通过适当的绝缘沟槽彼此绝缘。
[0027]图2示出了符合另一实施例的半导体器件100的透视图。图2示出了和图1所讨论的组件相同的组件。另外，除了图1的实施例之外，另外的脊140构建于半导体衬底10的第一主表面110上，以使每个晶体管的体区230都具有脊的形状。该另外的脊140在第二方向上延伸，即I方向。第一脊和第二脊120、130的上表面被设置在高于该另外的脊140的上表面的高度。根据该实施例，栅电极240设置于另外的脊140的至少两个设有体区230的侧面上。
[0028]如图2进一步所示，半导体器件100可包括如上面描述的方式并联连接的多个晶体管。根据该实施例，多个第一脊120与源电位270连接，多个第二脊130与漏电位275连接，以及多个栅电极240与栅电位280连接。
[0029]根据进一步的实施例，如将在下面进一步解释的，包括并联连接的多个晶体管的半导体器件可以是被称为ADZFET的组件。根据该实施例，如图2所示的数个晶体管阵列或区块串联连接。晶体管阵列通过适当的绝缘沟槽彼此绝缘。
[0030]相较于图1所示的实施例，图2所示的晶体管其依赖于施加的栅极电压的源-漏电流的亚阈值斜率有所改善。由于改善的亚阈值斜率，FinFET(鳍型场效应晶体管)可更高速地切换。另外，与具有平面电极的晶体管相比该晶体管的导电性得到改善。
[0031]此外，源区210和漏区220设置在垂直于体区230的脊140延伸的脊120、130上。因此，源区和漏区210、220的宽度可独立于脊140的宽度进行设置。例如，可以设置脊140的宽度以使体区230完全耗尽，以及可以设置源区和漏区210、220的宽度以减小其自身的电阻。因此，这些宽度可独立地设置，以优化半导体器件100的电特性。另外，源区210的宽度和漏区220的宽度可独立于彼此进行设置。其机械稳定性可由于这些特殊布置而得到改善。由于鳍片宽度可独立于彼此来选择的可能性，晶体管单元的设计可进一步优化。
[0032]图2中各个部件的尺寸可等于图1中相应部件的尺寸。根据该实施例，第一脊和第二脊120、130的高度h为从每一个另外的脊140的上表面开始测量，并且具有如上面描述的尺寸。另外，该另外的脊140的宽度W3可被选择来，以使各个晶体管的体区230当被施加栅电压时完全耗尽。
[0033]例如，另外的脊140的宽度W3可满足关系:w3〈2*ld，其中Id表示栅极绝缘层235和体区230之间的接口处形成的耗尽区域的最大长度。例如，假如掺杂区域具有恒定的掺杂浓度，则耗尽区域的长度可被确定为:
μεΛΤΗΝ^......Jn^
[0034]Id = iJIT
I rNA(1)
[0035]其中es表示半导体材料的介电常数(硅为11.9X ε。，ε Q = 8.85X l(T14F/cm)，k表示波尔兹曼常数(1.38066 X 10_23J/k)，T表示温度，In表示自然对数，Na表示半导体主体的杂质浓度，Iii表示本征载流子浓度(27°C时硅为1.45X1010cm-3)，以及q表示基本电荷(1.6X I(T19C)。在不同掺杂浓度的情况下，上述公式可使用相应的静电计算进行调整。
[0036]通常，耗尽区域的长度随着施加的栅极电压而变化。进一步，假设在栅极电压相当于阈值电压时，晶体管中耗尽区域的长度则相当于耗尽区域长度的最大值。例如，另外的脊140的宽度W3可约为20至120nm，如50至lOOnm。根据另一实施例，另外的脊140的宽度W3可远小于耗尽区域最大长度的两倍,例如w3〈l.5*ld或更小。
[0037]虽然根据如图2所示的实施例，邻近的脊120、130之间的距离被示为完全相同的，但该脊间的距离是可以变化的。
[0038]图3A至3D示出了半导体器件的多种视图。图3A示出了半导体器件的平面图。如图所示，第一脊和第二脊120、130以交替的方式设置。第一脊和第二脊120、130通过构成栅极绝缘材料的绝缘材料235与栅电极240的毗连的导电材料绝缘。栅电极240平行于第一脊和第二脊120、130延伸。根据另一实施例，可以将栅电极240从每隔一条设置于漏区220和源区210间的沟槽中删除。
[0039]图3B示出了半导体器件的如图3A所示的标记为1-1线的剖视图。图3B所示的剖视图为沿体区230的脊140选取。如图所示，脊210、220从半导体衬底10的第一主表面110上延伸出。体区230设置为毗连源区210和漏区220。栅电极240设置为毗连体区230。栅电极240通过栅极绝缘层235与体区230绝缘。栅极绝缘层235的厚度可为约5至60nm。绝缘材料250设置于邻近的脊210、220之间的空间中。
[0040]图3C示出了半导体衬底的如图3A所示的标记为I1-1I线的剖视图。特别的是，图3C所示的剖视图是在体区230中两个邻近的脊140之间选取。如图3C所示，栅电极240的上侧的高度被设为大致等于如图3B中所示的栅电极240的上侧的高度。如图3C进一步所示，栅电极240沿漏区220的一部分延伸。因此，当晶体管被关闭时，在漏区220中可发生电荷补偿。由于通过相对较薄的绝缘层250隔离的邻近的源区210的存在，在漏区220的上部可发生电荷补偿。当晶体管被关闭时，其承受高漏-源电压的能力可由于该电荷补偿而进一步增强。
[0041]图3D示出了半导体器件在体区230中沿垂直于脊140的方向的剖视图。图3D所示的剖视图平行于第一脊和第二脊120、130中的任一个，并且是沿图3A所示的标记为II1-1II线选取。如图所示，另外的脊140被构成以使得晶体管构成FinFET。进一步，栅电极240设置于体区230之上。栅电极240通过栅极绝缘层235与邻近的体区230绝缘。绝缘材料250填充于邻近的脊120、130之间空间的上面部分。
[0042]图4A至4B示出了包括符合一种实施例的半导体器件的集成电路的等效电路图的示例。如图4A所示，集成电路400包括第一晶体管401和多个第二晶体管403^40?'…403n。第一晶体管401包括源区410，漏区420和栅电极430。例如，第一晶体管401可用作所谓的增强型(enhancement)或常关型(normally_off)场效应晶体管。通常,栅电压Vg = OV时，第一晶体管401为截止状态。如果施加给栅电极430合适的栅电压，则第一晶体管401切换到导通状态，栅电压的极性取决于FET是η-沟道FET还是ρ-沟道FTE。第二晶体管403^403；^、…403Ν可作为耗尽型(deplet1n)或常开型(normally-on)场效应晶体管，其意味着当栅电压为OV时仍为导通状态。进一步，通过施加合适的栅电压，第二晶体管被关闭，栅电压的极性取决于FET是ρ-沟道FET还是η-沟道FTE。第二晶体管403ρ4032、...403Ν 包括源区 461ρ...461Ν,漏区 462^...462Ν,以及栅电极 463” …463Ν。
[0043]多个第二晶体管4031至4031^皮此间串联连接并与串联连接至第一晶体管401。根据一个实施例，第二晶体管403i至403n的串联充当第一晶体管401的漂移区402。根据该实施例，端51作为所得到的功率半导体器件400的漏极端。
[0044]如图4A进一步所示，第一晶体管401在端52处的输出作为栅电压Vgsl施加至第二晶体管4032。此外，第一晶体管401的源电压也作为栅电压施加于第二晶体管403”每个第二晶体管403^403^…403J^栅电极463p…463N连接至另一个第二晶体管403”4032、…403d^漏极端462”…462N或者源极410或者第一晶体管401的漏极端420。因此，串联的晶体管中的任何晶体管的输出决定了施加给串联连接中随后位置的晶体管的栅电压。所以，串联的第二晶体管4031至4031<的总电阻可根据漏区420的输出而确定。因此半导体器件构成了所谓的ADZFET(有源漂移场效应晶体管〃active drift zone field effecttransistor")。根据一个实施例,第一晶体管401和串联的第二晶体管至403N中的任何一个可通过参考图1至3描述的晶体管来实现。
[0045]根据一个实施例，集成电路400包括至少部分地形成于半导体衬底10中的第一晶体管401,该第一晶体管401包括第一体区450和第一栅电极430。集成电路400进一步包括与进一步的第二晶体管串联连接以形成串联电路的多个第二晶体管4031、…403N，该串联电路与第一晶体管401串联连接。第二晶体管4031、…403N中至少一个第二晶体管包括从半导体衬底10的第一主表面110伸出的第一脊120和第二脊130。第一脊和第二脊120、130在第一方向上延伸。第二晶体管403ρ…403Ν中的至少一个晶体管的第二体区230,461^…46^设置于半导体衬底的在第一脊120和第二脊130之间的部分中，第一脊和第二脊120、130与体区230相连，以及上述的第二晶体管403”…403Ν中的一个第二晶体管的第二栅电极240363^…463Ν设置为毗连第二体区230,461^…461N，第二栅电极240^463^…463N在第一方向上延伸。
[0046]根据另一实施例，集成电路400包括至少部分地形成于半导体衬底10中的第一晶体管401,第一晶体管401包括第一体区450和第一栅电极430。集成电路400进一步包括与另外的第二晶体管串联连接以形成串联电路的多个第二晶体管，该串联电路与第一晶体管401串联连接。第一晶体管401包括从半导体衬底10的第一主表面110伸出的第一脊120和第二脊130，第一脊和第二脊120、130在第一方向上延伸。第一体区230、450设置半导体衬底的在第一脊120和第二脊130之间的部分中。第一栅电极240、430设置为紙连第一体区230、450，第一栅电极240、430在第一方向上延伸。
[0047]图4B示出了依据另一实施例的集成电路419的等效电路图。图4B中的集成电路419此外还包括钳位件415。至4154。钳位件415。至4154中的每一个钳位件分别与每一个第二晶体管413p…413N和第一晶体管411并联连接。例如钳位件415。、…4154可包括齐纳二极管或其他适当的元件如隧道二极管、Pin 二极管、雪崩二极管等等。钳位件415^..4154可提供给单个晶体管过电压保护。在接下来描述中省略了钳位件41%、…4154的详细说明。然而，应当清楚理解的是，通过在例举的剖视图的周围相应地植入半导体区域，钳位件415。、…4154可容易地实现。在图4A中，串联的第二晶体管413^..413Ν实现漂移区412.
[0048]图4Α和4Β仅仅表示集成电路中互相连接的元件的等效电路图。应当清楚理解的是，根据另外的实施例可采用不同的互相连接方案。如上文所描述的，第二晶体管中的至少一个晶体管可分别地通过如图1和图2所示的方式实现。然而，应当清楚理解的是，第一晶体管或仅第一晶体管401、411也可通过如图1和图2所描述的方式实现。
[0049]尽管本发明的实施例已在上面描述，但很明显还是有另外的实施例可以实施。例如，另外的实施例可包括记载于权利要求中的任何特征的子组合或者如上描述的示例中任何元件的子组合。此外，所附权利要求的精神和范围不应被在此描述的实施例所限制。
【权利要求】
1.一种半导体器件，包括: 从半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸； 体区，其设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中，所述第一脊和所述第二脊与所述体区相连接； 多个另外的脊，其在所述体区中形成，所述另外的脊在与所述第一方向交叉的第二方向上延伸；以及 栅电极，其毗连所述体区，所述栅电极在第一方向上延伸，所述栅电极设置于所述另外的脊的至少两个侧面处。
2.如权利要求1所述的半导体器件， 其中源区设置于所述第一脊中，以及漏区设置于所述第二脊中。
3.如权利要求1所述的半导体器件， 其中所述第一脊和所述第二脊均包括半导体材料并且利用第一导电类型的掺杂剂进行掺杂。
4.如权利要求1所述的半导体器件， 其中所述第一脊包括从由以下项构成的组中选择的材料:多晶硅、单晶硅、半导体材料和导电材料。
5.如权利要求1所述的半导体器件， 其中所述第二脊包括单晶硅。
6.如权利要求1所述的半导体器件， 其中所述第一脊的宽度不同于所述第二脊的宽度，所述宽度相对于所述第一方向垂直地测量。
7.如权利要求1所述的半导体器件，进一步包括 多个第一脊和第二脊、体区和栅电极，所述第一脊保持在源电位，所述第二脊保持在漏电位，和所述栅电极保持在栅电位。
8.一种集成电路,包括: 第一晶体管，其至少部分地形成于半导体衬底中，所述第一晶体管包括第一体区和第一栅电极； 多个第二晶体管，其串联连接以形成串联电路，所述串联电路与所述第一晶体管串联连接，所述第二晶体管中的至少一个晶体管包括: 从所述半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸； 设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中的所述第二晶体管中至少一个晶体管的第二体区，所述第一脊和所述第二脊与所述体区相连接；以及 第二栅电极，其毗连所述第二体区的所述第二晶体管中的至少一个晶体管，所述第二栅电极在第一方向上延伸。
9.如权利要求8所述的集成电路， 其中所述第二晶体管中的至少一个晶体管的第二源区设置在所述第一脊中，并且所述第二晶体管中的至少一个晶体管的第二漏区设置于所述第二脊中。
10.如权利要求8所述的集成电路， 其中所述第一脊和所述第二脊均包括半导体材料并且采用第一导电类型的掺杂剂进行掺杂。
11.如权利要求8所述的集成电路， 其中所述第二体区具有平坦的表面。
12.如权利要求8所述的集成电路，进一步包括在所述第二体区中的多个另外的脊，所述另外的脊在与所述第一方向交叉的第二方向上延伸，所述第二栅电极设置于所述另外的脊的至少两个侧面处。
13.如权利要求8所述的集成电路， 其中所述多个第二晶体管构成了有源漂移区场效应晶体管。
14.如权利要求8所述的集成电路， 其中所述第一脊包括从由以下项构成的组中选择的材料:多晶硅、单晶硅和导电材料。
15.如权利要求8所述的集成电路， 其中所述第二脊包括单晶硅。
16.如权利要求8所述的集成电路， 其中所述第一脊的宽度不同于所述第二脊的宽度，所述宽度相对于所述第一方向垂直地测量。
17.一种集成电路，包括: 第一晶体管，其至少部分地形成于半导体衬底中，所述第一晶体管包括第一体区和第一栅电极； 多个第二晶体管，其串联连接以形成串联电路，所述串联电路与所述第一晶体管串联连接，所述第一晶体管包括: 从所述半导体衬底的第一主表面伸出的第一脊和第二脊，所述第一脊和所述第二脊在第一方向上延伸； 第一体区，其设置于所述半导体衬底的在所述第一脊和所述第二脊之间的部分中；以及 第一栅电极，其毗连所述第一体区，所述第一栅电极在所述第一方向上延伸。
18.如权利要求17所述的集成电路， 其中所述第一脊和所述第二脊利用第一导电类型的掺杂剂进行掺杂，所述第一晶体管的第一源区设置于所述第一脊中并且所述第一晶体管的第一漏区设置于所述第二脊中。
19.如权利要求17所述的集成电路， 其中所述第一体区具有平坦的表面。
20.如权利要求17所述的集成电路，进一步包括在所述第一体区中的多个另外的脊，所述另外的脊在与所述第一方向交叉的第二方向上延伸，所述第一栅电极设置于所述另外的脊的至少两个侧面处。
【文档编号】H01L27/088GK104282757SQ201410302041
【公开日】2015年1月14日 申请日期:2014年6月27日 优先权日:2013年7月1日
【发明者】S·特根 申请人:英飞凌科技奥地利有限公司