具有硅化物的半导体器件的制作方法

具有硅化物的半导体器件的制作方法
【专利摘要】一种半导体器件包括：包括第一导电类型的第一类型区。该半导体器件包括：包括第二导电类型的第二类型区。该半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。该半导体器件包括位于第一类型区的第一类型表面区上的第一硅化物区。第一硅化物区与第一类型区的第一类型扩散区分隔开第一距离和/或与沟道区分隔开第二距离。本发明也提供了具有硅化物的半导体器件。
【专利说明】具有硅化物的半导体器件

【技术领域】
[0001]本发明总体涉及半导体【技术领域】，更具体地，涉及具有硅化物的半导体器件。

【背景技术】
[0002]在半导体器件中，根据向器件的栅极施加的足够的电压或偏压，电流流过源极区和漏极区之间的沟道区。当电流流过沟道区时，通常认为器件处于‘导通’状态，而当电流不流过沟道区时，通常认为器件处于‘截止’状态。


【发明内容】

[0003]
【发明内容】
以简单的形式提供了对本发明所选择概念的介绍，本发明所选择的概念将在说明书的下文中进一步详细描述。本
【发明内容】
并不旨在扩展所要求保护的主题的概述，而是在于指出要求保护的主题的关键因素或重要特征，本
【发明内容】
也不用于限制要求保护主题的范围。
[0004]本文提供了用于形成半导体器件的一种或多种技术以及产生的结构。
[0005]下文的说明书和附图阐述了特性的示例性方面和实施例。其采用本发明的一个或多个方面表示了但不限于各种方式中的一些。当结合附图详细地阅读了说明书之后，本发明的其它方面、优势和/或新的特征将是容易想到的。
[0006]为了解决现有技术中的问题，本发明提供了一种半导体器件，包括:第一类型区，包括第一导电类型；第二类型区，包括第二导电类型；沟道区，在所述第一类型区和所述第二类型区之间延伸；以及第一硅化物区，位于所述第一类型区的第一类型表面区上，所述第一硅化物区与所述第一类型区的第一类型扩散区分隔开第一距离和/或与所述沟道区分隔开第二距离。
[0007]在上述半导体器件中，其中，所述第一距离大于Onm。
[0008]在上述半导体器件中，其中，所述第二距离大于Onm。
[0009]在上述半导体器件中，其中，所述第一类型区包括源极区，并且所述第二类型区包括漏极区。
[0010]在上述半导体器件中，其中，所述第一类型区包括漏极区，并且所述第二类型区包括源极区。
[0011]在上述半导体器件中，其中，所述第一类型区的所述第一导电类型与所述第二类型区的所述第二导电类型相同。
[0012]在上述半导体器件中，其中，所述第一类型扩散区的第一类型区高度小于所述第一硅化物区的第一硅化物区高度。
[0013]在上述半导体器件中，其中，所述第一类型扩散区的第一类型区高度大于所述第一硅化物区的第一硅化物区高度。
[0014]根据本发明的另一个方面，提供了一种半导体器件，包括:第一类型区，包括第一导电类型；第二类型区，包括第二导电类型；沟道区，在所述第一类型区和所述第二类型区之间延伸；以及第一硅化物区，位于所述第一类型区的第一类型表面区上，所述第一硅化物区的第一硅化物区边缘与所述第一类型区的第一类型扩散区的第一类型区边缘分隔开第一距离和/或与所述沟道区的沟道区边缘分隔开第二距离，其中，所述第一距离大于Onm和/或所述第二距离大于Onm。
[0015]在上述半导体器件中，其中，所述第一类型扩散区的第一类型区高度小于所述第一硅化物区的第一硅化物区高度。
[0016]在上述半导体器件中，其中，所述第一硅化物区的底部与所述第一类型扩散区分隔开所述第一距离。
[0017]在上述半导体器件中，其中，所述第一硅化物区的顶部与所述沟道区分隔开所述第二距离。
[0018]在上述半导体器件中，其中，所述第一类型扩散区的第一类型区高度大于所述第一硅化物区的第一硅化物区高度。
[0019]在上述半导体器件中，其中，第二硅化物区覆盖所述第二类型区。
[0020]在上述半导体器件中，其中，所述第一类型区包括源极区，并且所述第二类型区包括漏极区。
[0021]在上述半导体器件中，其中，所述第一类型区包括漏极区，并且所述第二类型区包括源极区。
[0022]在上述半导体器件中，其中，所述第一类型区的所述第一导电类型与所述第二类型区的所述第二导电类型相同。
[0023]根据本发明的又一个方面，提供了一种形成半导体器件的方法，所述方法包括:形成包括第一导电类型的第一类型区；形成包括第二导电类型的第二类型区；在所述第一类型区和所述第二类型区之间形成沟道区；以及在所述第一类型区的第一类型表面区上形成第一硅化物区，所述第一硅化物区与所述第一类型区的第一类型扩散区分隔开第一距离和/或与所述沟道区分隔开第二距离。
[0024]在上述方法中，包括:形成围绕所述第一类型扩散区和/或所述沟道区的间隔件。
[0025]在上述方法中，形成所述第一硅化物区包括:形成围绕所述间隔件的所述第一硅化物区。

【专利附图】

【附图说明】
[0026]当结合附图进行阅读时，从以下详细描述可理解本发明的各方面。应该理解，图中的元件和/或结构不必按比例绘出。因此，为了清楚的讨论，各个部件的尺寸可以任意地增大和/或减小。
[0027]图1示出了根据实施例的半导体器件的至少一部分；
[0028]图2示出了根据实施例的半导体器件的一部分；
[0029]图3示出了根据实施例的半导体器件的一部分；
[0030]图4示出了根据实施例的半导体器件的一部分；
[0031]图5示出了根据实施例的与形成半导体器件相关的形成第一类型区和第二类型区；
[0032]图6示出了根据实施例的与形成半导体器件相关的形成沟道区；
[0033]图7示出了根据实施例的半导体器件的一部分；
[0034]图8示出了根据实施例的与形成半导体器件相关的形成第一硅化物区和第二硅化物区；
[0035]图9a示出了根据实施例的半导体器件的一部分；
[0036]图9b示出了根据实施例的半导体器件的一部分；
[0037]图10示出了根据实施例的半导体器件的一部分；
[0038]图1la示出了根据实施例的半导体器件；
[0039]图1lb示出了根据实施例的半导体器件；
[0040]图12示出了根据实施例的形成半导体器件的方法。

【具体实施方式】
[0041]现在参照附图描述所要求保护的主题，其中，贯穿全文，相同的参考标号通常用于表示相同的元件。在以下描述中，为了说明的目的，阐述了许多具体细节以提供对所要求保护主题的理解。然而，显而易见地，在没有这些具体细节的情况下也可以实施所要求保护的主题。在其他情况下，以框图的形式示出了结构和器件以便描述所要求保护的主题。
[0042]本文提供了用于形成半导体器件的一种或多种技术以及由此形成的产生的结构。
[0043]图1是根据一些实施例的示出了半导体器件100的至少一部分的立体图。在实施例中，半导体器件100形成在阱区102上。根据一些实施例，阱区102包括第一导电类型。在一些实施例中，阱区102的第一导电类型包括P型，从而使得阱区102包括P阱。在一些实施例中，阱区102的第一导电类型包括η型，从而使得阱区102包括η阱。
[0044]根据一些实施例，阱区102形成在衬底区104上或内。例如，衬底区104包括诸如单独的硅、多晶硅、锗等或它们的组合的任何种类的材料。根据一些实施例，衬底区104包括外延层、绝缘体上硅(SOI)结构、晶圆或由晶圆形成的管芯等。
[0045]在实施例中，半导体器件100包括一条或多条纳米线110。根据一些实施例，纳米线I1从阱区102伸出。例如，纳米线110包括诸如单独的硅、多晶硅、锗等或它们的组合的任何种类的材料。
[0046]现在转到图2，根据一些实施例，掩模区200形成在阱区102和纳米线110上方。例如，以诸如通过沉积、化学汽相沉积(CVD)或其他合适的方法的任何类型的方式来形成掩模区200。掩模区200包括任何种类的材料，包括单独的氧化物、氧化硅、氮化物、氮化硅、Si3N4等或它们的组合。在一些实施例中，诸如通过化学机械抛光(CMP)工艺平坦化掩模区200的顶面202。
[0047]在实施例中，在掩模区200中形成第一凹槽210。在实施例中，在阱区102的一部分上方形成第一凹槽210。在一些实施例中，通过去除掩模区200未覆盖纳米线110的一部分来形成第一凹槽210。例如，以诸如通过蚀刻掩模区200的任何类型的方式形成第一凹槽210。
[0048]转到图3，在实施例中，隔离区300形成在阱区102上方的第一凹槽210内。在一些实施例中，隔离区300包括浅沟槽隔离(STI)区。在一些实施例中，隔离区300包括硅的局部氧化(LOCOS)区。例如，以诸如通过沉积、氧化等的任何类型的方式形成隔离区300。在一些实施例中，在形成纳米线110之前并因此在图1中示出的实施例之前，形成隔离区
300。
[0049]转到图4，在实施例中，诸如通过蚀刻去除掩模区200。在一些实施例中，用于蚀刻掩模区200的蚀刻化学物质是具有足够选择性的，从而使得不去除隔离区300。在一些实施例中，在去除掩模区200之后，暴露纳米线110和阱区102。
[0050]转到图5，在一些实施例中，诸如通过掺杂500阱区102和纳米线110，形成至少一个第一类型区510。在实施例中，第一类型区510包括第一类型扩散区510a和第一类型表面区510b。在实施例中，通过掺杂阱区102的上部511 (在图4中示出)形成第一类型表面区510b。在实施例中，通过掺杂纳米线110的第一端512形成第一类型扩散区510a。在一些实施例中，通过来自第一类型表面区510b的扩散来形成纳米线110的第一端512处的第一类型扩散区510a。
[0051]根据一些实施例，第一类型扩散区510a和第一类型表面区510b包括第一导电类型。在一些实施例中，第一类型扩散区510a和第一类型表面区510b的第一导电类型包括单独的P型材料、P+型材料、P++型材料、P型掺杂剂(诸如硼、镓、铟等)或它们的组合。在一些实施例中，第一类型扩散区510a和第一类型表面区510b的第一导电类型包括单独的η型材料、η+型材料、η++型材料、η型掺杂剂(诸如磷、砷、铺等)或它们的组合。根据一些实施例，第一类型扩散区510a和第一类型表面区510b包括源极区。根据一些实施例，第一类型扩散区510a和第一类型表面区510b包括漏极区。
[0052]在一些实施例中，诸如通过掺杂500纳米线110的第二端552来形成第二类型区550。诸如通过注入和退火，基本上在形成第一类型扩散区510a和第一类型表面区510b的同时形成第二类型区550。根据一些实施例，第二类型区550包括第二导电类型。一些实施例中，第二类型区550的第二导电类型包括单独的P型材料、P+型材料、P++型材料、P型掺杂剂(诸如硼、镓、铟等)或它们的组合。一些实施例中，第二类型区550的第二导电类型包括单独的η型材料、η+型材料、η++型材料、η型掺杂剂(诸如磷、砷、铺等)或它们的组合。根据一些实施例，第二类型区550包括源极区。根据一些实施例，第二类型区550包括漏极区。
[0053]根据一些实施例，第一类型区510的第一导电类型与第二类型区550的第二导电类型相同或基本上类似。在实施例中，第一类型区510的第一导电类型和第二类型区550的第二导电类型包括单独的P型材料、P+型材料、P++型材料、P型掺杂剂(诸如硼、镓、铟等)或它们的组合。在实施例中，第一类型区510的第一导电类型和第二类型区550的第二导电类型包括单独的η型材料、η+型材料、η++型材料、η型掺杂剂(诸如磷、砷、锑等)或它们的组合。
[0054]转到图6，在一些实施例中，诸如通过掺杂600纳米线110来形成沟道区610。在一些实施例中，通过倾斜或成角度的掺杂工艺形成沟道区610，其中，以非垂直的角度掺杂纳米线110。在一些实施例中，在具有覆盖掩模的情况下，通过垂直掺杂形成沟道区610。在实施例中，在纳米线110上方形成覆盖掩模，同时实施垂直掺杂以形成沟道区610。在一些实施例中，沟道区610在第一类型区510的第一类型扩散区510a和第二类型区550之间延伸。在实施例中，沟道区610包括在垂直纳米线100内。
[0055]根据一些实施例，沟道区610包括第三导电类型。在一些实施例中，沟道区610的第三导电类型包括单独的P型材料、P+型材料、P++型材料、P型掺杂剂(诸如硼、镓、铟等)或它们的组合。在一些实施例中，沟道区610的第三导电类型包括单独的η型材料、η+型材料、η++型材料、η型掺杂剂(诸如磷、砷、锑等)或它们的组合。在一些实施例中，沟道区610的第三导电类型与第一导电类型以及第二导电类型相同或基本上类似。在一些实施例中，沟道区610的第三导电类型不同于第一导电类型和第二导电类型。在实施例中，沟道区610是未掺杂的。
[0056]转到图7，在实施例中，形成围绕纳米线110的第一类型扩散区510a、第二类型区550或沟道区610的至少一个的一个或多个间隔件700。在一些实施例中，间隔件700包括诸如单独的氮化物、氧化物等或他们的组合的介电材料。例如，以诸如通过热生长、化学生长、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)或其他合适的技术的任何类型的方式来形成间隔件700。在一些实施例中，蚀刻间隔件700，从而使得隔离区300、第二类型区550的顶面720和第一类型表面区510b基本上不被用于形成间隔件700的材料覆盖。
[0057]转到图8，在实施例中，形成第一硅化物区800和第二硅化物区850。例如，以诸如通过沉积的任何类型的方式来形成第一硅化物区800和第二硅化物区850。在一些实施例中，在第一类型区510的第一类型表面区510b上形成第一硅化物区800。在一些实施例中，形成围绕间隔件700的第一硅化物区800。在一些实施例中，形成覆盖第二类型区550的顶面720 (在图7中示出)的第二硅化物区850。
[0058]根据一些实施例，通过沉积诸如单独的镍、钼、钽、钛、钴、鹤、铒等或它们的组合的金属的层来形成第一硅化物区800和第二硅化物区850。在实施例中，加热或退火金属的层，从而使得金属的层与第一类型表面区510b和第二类型区550中的硅发生反应。在一些实施例中，由第一类型表面区510b中的硅和金属的层之间的反应形成第一硅化物区800。在一些实施例中，由第二类型区550中的硅和金属的层之间的反应形成第二硅化物区850。在实施例中，诸如通过蚀刻来去除至少一些未与硅发生反应的金属。
[0059]现在转到图9a和图％，在实施例中，去除间隔件700。图9b是沿着图9a中的线9a-9b截取的图9a的实施例的截面图。例如，以诸如通过蚀刻的任何类型的方式去除间隔件700。根据一些实施例，在去除间隔件700之后，暴露第一类型扩散区510a、第二类型区550和沟道区610。根据一些实施例，第一硅化物区800围绕至少一些第一类型扩散区510a。
[0060]转到图％，在一些实施例中，第一类型扩散区510a的第一类型区高度900大于第一硅化物区800的第一硅化物区高度902。在一些实施例中，在去除间隔件700之后，在第一硅化物区800和第一类型扩散区510a之间形成第一开口 903。在实施例中，第一开口 903围绕第一类型扩散区510a。在一些实施例中，第一硅化物区800与第一类型区510的第一类型扩散区510a分隔开第一距离910。根据一些实施例，第一硅化物区800的第一硅化物区边缘920与第一类型区510的第一类型扩散区510a的第一类型区边缘930分隔开第一距离910。在实施例中，第一距离910大于Onm。
[0061]现在转到图10，在一些实施例中，第一类型扩散区510a的第一类型区高度900小于第一硅化物区800的第一硅化物区高度1000。在实施例中，第一硅化物区800围绕第一类型扩散区510a和至少一些沟道区610。在一些实施例中，在去除间隔件700之后，第一硅化物区800的底部1010与第一类型扩散区510a分隔开第一距离910。在一些实施例中，第一硅化物区800的顶部1020与沟道区610分隔开第二距离1030。在实施例中，第一硅化物区800的第一硅化物区边缘920与沟道区610的沟道区边缘1040分隔开第二距离1030。在实施例中，第二距离1030大于Onm。
[0062]根据一些实施例，第一硅化物区800与第一类型扩散区510a分隔开第一距离910和/或与沟道区610分隔开第二距离1030。根据一些实施例，第一硅化物区800的第一硅化物区边缘920与第一类型扩散区510a的第一类型区边缘930分隔开第一距离910和/或与沟道区610的沟道区边缘1040分隔开第二距离1030。
[0063]图1la是半导体器件100的立体图。图1lb是沿着图1la中的线Ila-1lb截取的图1la的实施例的截面图。在一些实施例中，形成围绕至少一些第一类型扩散区510a的第一栅极区1100。在一些实施例中，第一栅极区1100形成在第一硅化物区800上方并且延伸到第一类型扩散区510a和第一硅化物区800之间的第一开口 903内。在实施例中，第一栅极区1100包括具有相对较高介电常数的介电材料以及金属层。在一些实施例中，第一栅极区1100包括诸如S12的具有中等或较低介电常数的标准介电材料。以诸如通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)等的任何类型的方式来形成第一栅极区1100。
[0064]在一些实施例中，形成围绕沟道区610的第二介电区1102。在一些实施例中，第二介电区1102形成在第一栅极区1100上方。在实施例中，第二介电区1102包括具有相对较高介电常数的介电材料。在一些实施例中，第二介电区1102包括诸如S12的具有中等介电常数的标准介电材料。在一些实施例中，第二介电区1102包括诸如S12的具有中等介电常数的标准介电材料以及具有相对较高介电常数的介电材料。以诸如通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)等的任何类型的方式来形成第二介电区1102。
[0065]在一些实施例中，形成围绕第二介电区1102和沟道区610的栅电极1103。在一些实施例中，栅电极1103形成在第二介电区1102上方。例如，以诸如通过原子层沉积(ALD)、溅射、热蒸发、电子束蒸发、化学汽相沉积(CVD)等的任何类型的方式来形成栅电极1103。在一些实施例中，栅电极1103包括诸如单独的TiN、TaN, TaC、铝、铜、多晶硅等或它们的组合的导电材料。在一些实施例中，栅极区1110包括第二介电区1102和栅电极1103。
[0066]在一些实施例中，形成围绕沟道区610、第二类型区550和第二硅化物区850的第三介电区1120。在一些实施例中，第三介电区1120形成在第二介电区1102和栅电极1103上方。在实施例中，第三介电区1120包括具有相对较低介电常数的介电材料。在一些实施例中，第三介电区1120包括如S12的具有中等介电常数的标准介电材料。以诸如通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)等的任何类型的方式来形成第三介电区1120。
[0067]根据一些实施例，半导体器件100包括围绕第一类型扩散区510a的第一硅化物区800。在一些实施例中，第一硅化物区800与第一类型扩散区510a分隔开第一距离910和/或与沟道区610分隔开第二距离1030。
[0068]图12示出了根据一些实施例的形成诸如半导体器件100的半导体器件的示例性方法1200。在步骤1202中，形成包括第一导电类型的第一类型区510。在步骤1204中，形成包括第二导电类型的第二类型区550。在步骤1206中，在第一类型区510和第二类型区550之间形成沟道区610。在步骤1208中，在第一类型区的第一类型表面区510b上形成第一硅化物区800，第一硅化物区800与第一类型区510的第一类型扩散区510a分隔开第一距离910和/或与沟道区610分隔开第二距离1030。
[0069]在实施例中，一种半导体器件包括:包括第一导电类型的第一类型区和包括第二导电类型的第二类型区。在实施例中，该半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。在实施例中，该半导体器件包括位于第一类型区的第一类型表面区上的第一硅化物区。在实施例中，第一硅化物区与第一类型区的第一类型扩散区分隔开第一距离和/或与沟道区分隔开第二距离。
[0070]在实施例中，一种半导体器件包括:包括第一导电类型的第一类型区和包括第二导电类型的第二类型区。在实施例中，该半导体器件包括在第一类型区和第二类型区之间延伸的沟道区。在实施例中，该半导体器件包括位于第一类型区的第一类型表面区上的第一硅化物区。在实施例中，第一硅化物区的第一硅化物区边缘与第一类型区的第一类型扩散区的第一类型区边缘分隔开第一距离和/或与沟道区的沟道区边缘分隔开第二距离。在实施例中，第一距离大于Onm和/或第二距离大于Onm。
[0071]在实施例中，一种形成半导体器件的方法包括:形成包括第一导电类型的第一类型区。在实施例中，该方法包括形成包括第二导电类型的第二类型区。在实施例中，该方法包括在第一类型区和第二类型区之间形成沟道区。在实施例中，该方法包括在第一类型区的第一类型表面区上形成第一硅化物区，第一硅化物区与第一类型区的第一类型扩散区分隔开第一距离和/或与沟道区分隔开第二距离。
[0072]尽管已经以针对结构特征或方法步骤的语言描述了主题，但是应该理解，所附权利要求的主题不必限于以上描述的特定特征或步骤。相反，以上描述的特定特征或步骤公开为实现至少一些权利要求的示例形式。
[0073]在此提供了实施例的各个操作。描述的一些或所有操作的顺序不应解释为暗示着这些操作必须是顺序依赖的。将理解，可选顺序具有该描述的有益效果。而且，将理解，不是所有操作都必须存在于在此提供的每个实施例中。而且，将理解，在一些实施例中，不是所有操作都是必需的。
[0074]将理解，在此示出的层、区域、部件、元件等示出为具有相对于彼此的特定尺寸，诸如结构尺寸和/或方位，例如，在一些实施例中，为了简单和易于理解的目的，相同物质的实际尺寸与在此示出的显著不同。此外，例如，存在用于形成在此提到的层、区域、部件、元件等的多种技术，诸如注入技术、掺杂技术、旋涂技术、溅射技术、生长技术(诸如热生长)和/或沉积技术(诸如化学汽相沉积(CVD))。
[0075]此外，在此使用的“示例性”意思是用作实例、例子、例证等，并且不必是有利的。如在该申请中使用的，“或”旨在意指包括的“或”，而不是排他的“或”。此外，除非另有说明或从上下文中清楚地指向单数形式，如在该申请和所附权利要求中使用的“一”和“一个”通常解释为意指“一个或多个”。而且，A和B等的至少一个通常意指A或者B或者A和B。此夕卜，在某种程度上，使用了术语“包括”、“具有”、“有”、“带有”和/或其变化，这些术语旨在以类似术语“包括”的意义是包括的。而且，除非另有说明，“第一”、“第二”等不旨在暗示着时间方面、空间方面、顺序等。相反，这些术语仅用作用于部件、元件、物品等的标识符、名称等。例如，第一类型区和第二类型区通常对应于第一类型区A和第二类型区B或者两个不同的类型区或者两个相同的类型区或者同一个类型区。
[0076]而且，尽管已经关于一种或多种实施方式示出和描述了本发明，但是基于阅读和理解该说明书和附图，本领域技术人员将想到等同改变和更改。本发明包括所有这些更改和改变，并且仅由以下权利要求的范围限制。特别地，关于由以上描述的部件(例如，元件、资源等)实施的各种功能，除非另有说明，用于描述这些部件的术语旨在对应于实施所述部件的特定功能的任何部件(例如，功能等同)，即使与公开的结构不是结构等同。此外，虽然可能仅关于若干实施方式的一个公开了本发明的特定特征，但是这些特征可以根据需要和用于任何给定或特定应用的优势而与其他实施方式的一个或多个其他特征结合。
【权利要求】
1.一种半导体器件，包括: 第一类型区，包括第一导电类型； 第二类型区，包括第二导电类型； 沟道区，在所述第一类型区和所述第二类型区之间延伸；以及第一硅化物区，位于所述第一类型区的第一类型表面区上，所述第一硅化物区与所述第一类型区的第一类型扩散区分隔开第一距离和/或与所述沟道区分隔开第二距离。
2.根据权利要求1所述的半导体器件，其中，所述第一距离大于Onm。
3.根据权利要求1所述的半导体器件，其中，所述第二距离大于Onm。
4.根据权利要求1所述的半导体器件，其中，所述第一类型区包括源极区，并且所述第二类型区包括漏极区。
5.根据权利要求1所述的半导体器件，其中，所述第一类型区包括漏极区，并且所述第二类型区包括源极区。
6.根据权利要求1所述的半导体器件，其中，所述第一类型区的所述第一导电类型与所述第二类型区的所述第二导电类型相同。
7.根据权利要求1所述的半导体器件，其中，所述第一类型扩散区的第一类型区高度小于所述第一娃化物区的第一娃化物区高度。
8.根据权利要求1所述的半导体器件，其中，所述第一类型扩散区的第一类型区高度大于所述第一娃化物区的第一娃化物区高度。
9.一种半导体器件，包括: 第一类型区，包括第一导电类型； 第二类型区，包括第二导电类型； 沟道区，在所述第一类型区和所述第二类型区之间延伸；以及第一硅化物区，位于所述第一类型区的第一类型表面区上，所述第一硅化物区的第一硅化物区边缘与所述第一类型区的第一类型扩散区的第一类型区边缘分隔开第一距离和/或与所述沟道区的沟道区边缘分隔开第二距离，其中，所述第一距离大于Onm和/或所述第二距离大于Onm。
10.一种形成半导体器件的方法，所述方法包括: 形成包括第一导电类型的第一类型区； 形成包括第二导电类型的第二类型区； 在所述第一类型区和所述第二类型区之间形成沟道区；以及 在所述第一类型区的第一类型表面区上形成第一硅化物区，所述第一硅化物区与所述第一类型区的第一类型扩散区分隔开第一距离和/或与所述沟道区分隔开第二距离。
【文档编号】H01L29/06GK104425612SQ201410313445
【公开日】2015年3月18日 申请日期:2014年7月2日 优先权日:2013年9月5日
【发明者】让-皮埃尔·科林格, 江国诚, 郭大鹏, 卡洛斯·H.·迪亚兹 申请人:台湾积体电路制造股份有限公司