具有低k间隔物的半导体器件及其形成方法
【专利摘要】一种器件包括绝缘体上半导体(SOI)衬底(110)。SOI衬底(110)上的栅极叠层包括栅极电介质层(185)和栅极导体层(190)。低k间隔物(175)邻近于栅极电介质层(185)。凸起源极/漏极(RSD)区域(160)邻近于低k间隔物(175)。低k间隔物(175)嵌入RSD区域(160)上的层间电介质(ILD)层(165)中。
【专利说明】具有低K间隔物的半导体器件及其形成方法
【技术领域】
[0001]本发明通常涉及半导体器件及其制造方法，并且更具体地涉及用于制造具有低k间隔物的半导体器件的结构和方法。
【背景技术】
[0002]随着半导体器件尺寸积极地缩小，寄生对器件性能的不利影响(例如栅极至接触寄生电容和边缘电容)变得越来越严重，尤其是对于具有凸起源极/漏极(RSD)的半导体器件(例如极薄绝缘体上硅(ETSOI)、FinFET或者纳米线器件)。ETSO1、FinFET或者纳米线器件要求RSD降低源极/漏极(S/D)电阻。减小寄生电容是维持低功率的同时提高交流性能的关健。
【发明内容】
[0003]在本发明的第一实施例中，一种形成器件的方法包括提供半导体衬底。方法包括在半导体衬底上形成伪栅极叠层。方法包括邻近于伪栅极叠层形成伪间隔物。方法包括邻近于伪间隔物在半导体衬底上形成凸起源极/漏极(RSD)区域。方法包括在伪间隔物和RSD区域上形成ILD层。方法包括移除伪栅极叠层和伪间隔物。方法进一步地包括邻近于RSD区域形成低k间隔物，其中低k间隔物嵌入ILD层中。方法还包括在半导体衬底上形成替换栅极叠层，替换栅极叠层包括半导体衬底上的栅极电介质层和栅极电介质层上的栅极导体层。
[0004]在本发明的另一个实施例中，一种器件包括半导体衬底。器件包括半导体衬底上的栅极叠层，栅极叠层包括半导体衬底上的栅极电介质层和栅极电介质层上的栅极导体层。器件包括邻近于栅极电介质层的低k间隔物。器件进一步地包括邻近于低k间隔物的凸起源极/漏极(RSD)区域。器件还包括RSD区域和低k间隔物上的ILD层，其中ILD层突出于低k间隔物。
[0005]在本发明的又一个实施例中，设计结构有形地体现在用于设计、制造或者测试集成电路的机器可读介质中，设计结构包括半导体衬底上的栅极叠层，栅极叠层包括半导体衬底上的栅极电介质层和栅极电介质层上的栅极导体层。设计结构包括邻近于栅极电介质层的低k间隔物。设计结构进一步地包括邻近于低k间隔物的凸起源极/漏极(RSD)区域。设计结构还包括RSD区域和低k间隔物上的ILD层，其中ILD层突出于低k间隔物。
【专利附图】
【附图说明】
[0006]在下面的详细说明中参照附图对本发明进行了描述，附图描绘了本发明示例性实施例的非限制性示例。
[0007]图1示出了根据本发明实施例的起始结构；
[0008]图2-10示出了根据本发明实施例的处理步骤和中间结构；
[0009]图11示出了根据本发明实施例的处理步骤和最终结构；以及
[0010]图12示出了用于半导体设计、制造和/或测试的设计过程的流程图。
【具体实施方式】
[0011]本发明提供了用于形成具有RSD和具有替换高k/金属栅极的嵌入式低k间隔物的MOSFET的方法和结构。ETSOI器件被显示为示例性器件以图示本发明中公开的方法和结构的不同实施例；然而，本领域技术人员应该清楚，本发明中的方法可以应用于具有RSD的任何MOSFET结构，例如具有RSD的TOSOI MOSFET或者本体。本领域技术人员还应该清楚，即使三维(3-D) MOSFET结构(例如FinFET、三栅或者纳米线)是非平面的，在形成RSD之后并且只要关注中线(MOL)，这些器件与平面器件结构之间就没有差别。从而，本发明中公开的方法同样地可应用于这种3-D器件结构，例如FinFET，三栅或者纳米线M0SFET，其中RSD有时可以称为合并源极/漏极(MSD)。
[0012]图1示出了根据本发明实施例的起始结构100。在一个实施例中，起始结构100包括绝缘体上半导体(SOI)衬底110。SOI衬底110包括衬底层115、掩埋氧化物(BOX)层120和ETSOI层125。衬底层115可以包括硅、硅锗或其它材料或者材料的组合。一般地，ETSOI层125可以具有在从大约3nm到大约1nm范围内的厚度，但可以更厚或更薄。起始结构100可以包括诸如本体半导体衬底的其它衬底，可以包括硅、锗、硅锗、碳化硅以及基本上由II1-V化合物半导体和/或I1-VI化合物半导体组成的那些。半导体衬底还可以包括有机半导体或分层半导体，例如Si/SiGe、绝缘体上娃或绝缘体上SiGe。半导体衬底部分或者全部可以是非晶的、多晶的或单晶的。起始结构100的一些部分或者整个部分可以为掺杂、未掺杂的或者在其中包括掺杂和未掺杂区域。半导体衬底可以在其中包括带应变区域和不带应变区域，或者包括拉伸应变区域和压缩应变区域。半导体结构100可以进一步包括其它的器件特征，例如隔离、阱和或在早期处理步骤中形成的其它特征。为简单起见，虽然还明确地构想了其它结构，但是此后ETSOI被用作示例性实施例。
[0013]参照图2，使用在本领域中已知的常规方法(例如沉积、光刻图案化和蚀刻)在ETSOI层125上形成伪栅极叠层111。在一个实施例中，伪栅极叠层111包括栅极氧化物130、多晶硅栅极135、氮化物盖层140和氧化物盖层145。还可以使用其它合适的材料作为伪栅极叠层111。
[0014]参照图3，使用在本领域中已知的常规方法(例如注入、等离子掺杂、固相掺杂等等)在ETSOI层125中形成延伸部150。使用在本领域中已知的常规方法(例如沉积氮化物材料以及对氧化物选择性地执行反应性离子蚀刻以形成并且下拉间隔物)在伪栅极叠层111的每侧上形成伪间隔物155。
[0015]参照图4，使用在本领域中已知的常规方法(例如掺杂和外延生长)在伪栅极叠层111的每侧上的SOI衬底110的ETSOI层125中的延伸部150上形成凸起源极/漏极(RSD)区域160。可选地，可以通过在ETSOI层上外延地生长原位掺杂半导体层并且随后进行热退火以使掺杂剂从原位掺杂层扩散到下面的ETSOI层来形成延伸部150和凸起源极/漏极区160。
[0016]参照图5，使用在本领域中已知的常规方法(例如化学气相淀积(CVD))沉积层间电介质(ILD)层165并且抛光到氮化物盖层140。ILD层165可以是氧化物,例如氧化娃(S1)、掺杂的氧化硅(SiCOH)或者其它材料或者材料的组合。可以在ILD沉积之前或者稍后在该过程中形成源极/漏极硅化物。
[0017]参照图6，使用在本领域中已知的常规方法(例如湿蚀刻或者干蚀刻)移除氮化物盖层140、多晶硅栅极135和伪间隔物155。ILD层165突出部确保最终栅极长度将基本上与伪栅极相同以最小化栅极长度变化。
[0018]参照图7，低k材料170保形地沉积在ILD层165和栅极氧化物150上。低k材料具有大约7或更小的介电常数。低k材料的示例包括但不限于氢基倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、聚苯低聚物、甲基掺杂硅或Si0x(CH3)y或SiCxOyHy或S1CH、有机硅酸盐玻璃(SiCOH)和多孔SiCOH、氧化硅、氮化硼、氮氧化硅等等。可以使用任何合适的技术(包括但不限于化学气相淀积和旋压涂敷)沉积低k材料。如在标题为 “Method for Low Temperature Chemical Vapor Deposit1n of Low-k films UsingSelected Cyclosiloxane and Ozone Gases for Semiconductor Applicat1ns，，的共同转让的美国专利N0.6，531，412 (其全部内容通过引用合并于此)中描述的，提供了示例性的沉积方法。可选地，可以使用本领域中已知的常规方法(例如旋压涂敷技术(未示出))用低k材料填充整个伪栅极开口。
[0019]参照图8，使用在本领域中已知的常规方法(例如对氧化物选择性地RIE，在伪栅极氧化物130上停止)形成低k间隔物175。可以执行侵蚀性RIE以下拉并且拉直低k间隔物175的侧壁。ILD层165突出部有助于在形成低k间隔物175期间最小化栅极长度变化。低k间隔物175嵌入ILD层175中。如果使用旋压技术，则可以使用在本领域中已知的常规方法使低k材料凹进以形成低k间隔物。
[0020]参照图9，可选地，如果担心低k间隔物175与稍后形成的高k栅极电介质层之间发生直接接触，则可以使用在本领域中已知的常规方法形成薄氮化物间隔物180以覆盖低k间隔物175和ILD层165的侧壁。可以使用可从Tokyo Electron Laboratory (TEL)商业上购买到的iRad(原位自由基辅助沉积)工具沉积薄氮化物间隔物180。薄氮化物间隔物180可以是大约2nm至大约6nm宽，但也可以更宽或者更窄。
[0021]参照图10，使用现有技术中已知的常规方法移除栅极氧化物130。在一个实施例中，仅移除在沟道区域中暴露的栅极氧化物并且栅极氧化物130的一部分保持在低k间隔物175下方。使用本领域中已知的常规方法(例如CVD或任何已知或后期开发的方法)在伪栅极开口中形成栅极电介质层185(例如高k电介质)。栅极电介质层185可以包括氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化镧招、氧化错、氧化错娃、氮氧化错娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化招、氧化铅钪钽、以及银酸铅锌。栅极电介质可以进一步包括诸如镧或铝的掺杂剂。可以在栅极电介质层185与ETSOI层125之间形成薄界面层(未示出)，例如氧化硅或氮化硅和/或氮氧化硅。当呈现界面层时，可以通过化学氧化、低温氧化、氮化、氧氮化等等形成界面层。界面层可以具有在从大约0.5nm到大约1.5nm范围内的厚度。在栅极电介质层185上形成栅极导体层190。栅极导体190可以包括金属材料(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、钼、锡、银和金)、导电金属化合物材料(例如，氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴和硅化镍)、碳纳米管、导电性碳、多晶硅或非晶硅、锗、硅锗或这些材料的任何合适的组合。导电材料可以进一步包括在沉积期间或者在沉积之后引入的掺杂剂。栅极电介质层和栅极导体层可以通过任何常规的沉积技术沉积，包括但不限于，原子层沉积(ALD)、分子层沉淀(MLD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子化学气相沉积(HDPCVD)、次大气压化学气相淀积(SACVD)、快速热化学气相沉积(RTCVD)、原位自由基辅助沉积、分子束外延(MBE)、物理气相沉积、溅射、电镀、蒸发、旋压涂敷、离子束沉积、电子束沉积、激光辅助沉积、化学溶液沉积或者这些方法的任意组合。
[0022]参照图11，使用在本领域中已知的常规方法在ILD层165、栅极电介质层185、栅极导体层190和间隔物185 (如果存在)上沉积第二 ILD层195。ILD层195可以是氧化物，例如氧化硅(S1)、掺杂的氧化硅(SiCOH)或者其它材料或者材料的组合。可以使用在本领域中已知的常规方法在RSD区域160上形成沟槽硅化物200。可以使用在本领域中已知的常规方法在硅化物200上形成接触205。
[0023]图12示出了用于半导体IC逻辑设计、模拟、测试、布局和制造中的示例性设计流程900的框图。设计流程900包括用于处理设计结构或者器件以生成在上面描述并且在图1-11中示出的设计结构和/或器件的逻辑上或者另外功能上等效的表示的方法、机器和/或机构。由设计流程900处理和/或生成的设计结构可以被编码在机器可读传输或者存储介质上以包括当在数据处理系统上执行或者处理时生成硬件组件、电路、器件或者系统的逻辑上、结构上、机械上或者功能上等效的表示的数据和/或指令。机器包括，但不限于，用于IC设计过程(例如设计、制造或者模拟电路、组件、器件或者系统)的任何机器。例如，机器可以包括:光刻机器、用于生成掩模的机器和/或设备(例如电子束写入器)、用于模拟设计结构的计算机或者设备、用于制造或者测试过程的任何装置或者用于将设计结构的功能等效表示编程到任何介质中的任何机器(例如用于编程可编程门阵列的机器)。
[0024]设计流程900可以根据当前设计的表示类型而改变。例如，用于构造专用IC(ASIC)的设计流程900可以不同于用于设计标准组件的设计流程900或者不同于用于将设计实例化成可编程阵列(例如由Inc.或者Xilinx? Inc.提供的可编程门阵列(PGA)或者现场可编程门阵列(FPGA))的设计流程900。图9图示了包括优选地由设计过程910处理的输入设计结构920的多个这种设计结构。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑等效的功能表示的逻辑模拟设计结构。设计结构920还可以或者替代地包括当由设计过程910处理时生成硬件器件的物理结构的功能表示的数据和/或程序指令。不论表示功能和/或结构设计特征，都可以使用电子计算机辅助设计(ECAD)(例如由核心开发者/设计者实现的)生成设计结构920。当编码在机器可读数据传输、门阵列或者存储介质上时，设计结构920可以由设计过程910内的一个或者多个硬件和/或软件模块访问和处理以模拟或者功能性地表示电子组件、电路、电子或逻辑模块、装置、器件或者系统(例如在图1-11中示出的那些)。因而，设计结构920可以包括文件或者其它数据结构，所述文件或者其它数据结构包括当由设计或者模拟数据处理系统处理时功能性地模拟或者表示电路或者其它级别的硬件逻辑设计的人类和/或机器可读的源代码、编译结构和计算机可执行的代码结构。这种数据结构可以包括硬件描述语言(HDL)设计实体或者符合较低级别HDL设计语言(例如Verilog和VHDL)和/或较高级别设计语言(例如C或者C++)和/或与其兼容的其它数据结构。
[0025]设计过程910优选地采用和包括用于合成、转换或者处理图1-11中示出的组件、电路、器件或逻辑结构的设计/模拟功能等效以生成可以包括诸如设计结构920的设计结构的网表980的硬件和/或软件模块。网表980可以包括，例如表示电线、分立组件、逻辑门、控制电路、I/O器件、型号等等的列表的编译或者处理的数据结构，该列表描述了在集成电路设计中与其它元件和电路的连接。可以使用迭代过程合成网表980，在迭代过程中，根据用于器件的设计规范和参数一次或者多次地对网表980进行再合成。正如此处描述的其它设计结构类型，网表980可以记录在机器可读数据存储介质上或者编程到可编程门阵列中。介质可以是非易失性存储介质，例如磁盘驱动器或者光盘驱动器、可编程门阵列、紧凑闪存或者其它闪存。另外或者在替代方案中，介质可以是可以通过因特网或者其它联网合适的方法传输并且中间存储数据包的系统或者高速缓冲存储器、缓冲器空间或者电传导或者光传导器件和材料。
[0026]设计过程910可以包括用于处理各种输入数据结构类型(包括网表980)的硬件和软件模块。这种数据结构类型可以驻留在例如库元件930内并且对于给定制造技术(例如，不同技术节点，32nm、45nm、90nm等等)包括一组通常使用的包括型号、布局和符号表示的元件、电路和器件。数据结构类型可以进一步地包括设计规范940、特征数据950、验证数据960、设计规则970和测试数据文件985，该测试数据文件985可以包括输入测试图案、输出测试结果及其它测试信息。设计过程910可以进一步地包括例如标准机械设计过程，例如针对操作(例如铸造、模制和模压成型等等)的应力分析、热分析、机械事件模拟、过程模拟。机械设计的本领域技术人员可以理解在不背离本发明的范围和精神的情况下用于设计过程910的可能机械设计工具和应用的范围。设计过程910还可以包括用于执行标准电路设计过程(例如时序分析、验证、设计规则检查、布局和布线操作等等)的模块。
[0027]设计过程910采用并且包括诸如HDL编译器和模拟模型构造工具的逻辑和物理设计工具以处理设计结构920连同描绘的支持数据结构中的一些或者全部以及任何额外的机械设计或者数据(如果适用)以生成第二设计结构990。设计结构990以用于交换机械器件和结构的数据(例如以IGES、DXF、Parasolid XT、JT、DRG或者用于存储或者呈现这种机械设计结构的任何其它合适格式存储的信息)的数据格式驻留在存储介质或者可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或者多个文件、数据结构或者驻留在当由ECAD系统处理时生成图1-11示出的本发明实施例中的一个或者多个的逻辑上或者功能上等效的形式的其它计算机编码数据或者指令。在一个实施例中，设计结构990可以包括功能性地模拟图1-11示出的器件的编译、可执行的HDL模拟模型。
[0028]设计结构990还可以采用用于交换集成电路的布局数据(例如以⑶SII (⑶S2)、GLU OASIS、映射文件或者用于存储这种设计数据结构的任何其它合适格式存储的信息)的数据格式和/或符号数据格式。设计结构990可以包括例如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、电线、金属的等级、通孔、形状、用于通过生产线布线的数据和制造商或者其它设计者/开发者所需的任何其它数据的信息以产生在上面描述并且在图1-11中示出的器件或者结构。设计结构990可以接着进行阶段995，其中，例如设计结构990:进行流片、发布至制造，发布至掩模室，发送至其他设计室、送回给客户坐坐寸寸ο
[0029]如上所述的方法用于集成电路芯片的制造。制造者可以将所得到的集成电路芯片以原始晶片形式(也就是说，作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式分配。在后一种情况下，芯片被安装在单个芯片封装(例如具有附连至母板的引线的塑料载体或者其它更高级别的载体)或者多芯片封装(例如具有表面互连或者掩埋互连之一或者两者皆有的陶瓷载体)中。无论如何，芯片接着与其它芯片、分立电路元件和/或其它信号处理器件集成为(a)中间产品(例如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具及其它低端应用到具有显示器、键盘或者其它输入器件和中央处理器的高级计算机产品。
[0030]这里所使用的术语仅用于描述特定实施例，而并非旨在限制本发明。除非上下文另外明确指出，单数形式“一”(a、an)和“该”(the)也旨在包括复数形式。应当进一步理解，当术语“包括"(comprises和/或comprising)在本说明书中使用时,意指所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其群组的存在或增加。
[0031]出于说明和描述的目的给出了本发明的描述，这并非旨在穷举或将本发明限于所公开的形式。在不脱离本发明的范围和精神的情况下，许多修改和变化对于本领域的技术人员来说都是清楚的。选择和描述实施例是为了更好地解释本发明的原理、实际应用，以及使本领域的其他技术人员能够理解本发明，以便实现具有适于所预期的特定使用的各种修改的各种实施例。
[0032]工业实用性
[0033]本发明在减小寄生的不利影响(例如具有RSD的半导体器件(例如ETSO1、FinFET或者纳米线器件)中的栅极至栅极寄生电容和边缘电容)中发现工业实用性。在大量电子装置和电气装置中得到应用的半导体器件中，减小寄生电容是在维持低功率的同时提高交流性能的关健。
【权利要求】
1.一种形成器件的方法，包括: 提供绝缘体上半导体(SOI)衬底(110)； 在SOI衬底(110)上形成伪栅极叠层(111)； 邻近于所述伪栅极叠层(111)形成伪间隔物(155)； 邻近于所述伪间隔物(155)在所述SOI衬底(110)上形成凸起源极/漏极(RSD)区域(160)； 在所述伪间隔物(155)和所述RSD区域(160)上形成层间电介质(ILD)层(165)； 移除所述伪栅极叠层(111)和所述伪间隔物(155)； 邻近于所述RSD区域(160)形成低k间隔物(175)，其中所述低k间隔物(175)嵌入所述ILD层(165)中;以及 在所述SOI衬底(110)上形成替换栅极叠层，所述替换栅极叠层包括所述SOI衬底(110)上的栅极电介质层(185)和所述栅极电介质层(185)上的栅极导体层(190)。
2.根据权利要求1所述的方法，其中所述SOI衬底(110)包括极薄绝缘体上硅(ETSOI)层(125)、掩埋氧化物(BOX)层(120)和衬底层(115)。
3.根据权利要求2所 述的方法，其中ETSOI层(125)具有在从大约3nm至大约1nm范围内的厚度。
4.根据权利要求1所述的方法，其中所述栅极电介质层(185)包括高k材料。
5.根据权利要求4所述的方法，其中所述高k材料选自由下列各项组成的组:氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化镧招、氧化错、氧化错娃、氮氧化错娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化招、氧化铅钪钽、以及银酸铅锌。
6.根据权利要求1所述的方法，其中所述栅极导体层(190)包括金属。
7.根据权利要求6所述的方法，其中所述金属选自由下列各项组成的组:钨、钛、钽、钌、错、钴、铜、招、铅、钼、锡、银和金。
8.根据权利要求1所述的方法，进一步地包括在所述栅极电介质层(185)、所述低k间隔物(175)与所述ILD层(165)之间形成薄氮化物间隔物(180)。
9.根据权利要求8所述的方法，其中所述薄氮化物间隔物(185)具有在从大约2nm至大约6nm范围内的宽度。
10.一种器件，包括: 绝缘体上半导体(SOI)衬底(110)； 在SOI衬底(110)上的栅极叠层，所述栅极叠层包括所述SOI衬底(110)上的栅极电介质层(185)和所述栅极电介质层(185)上的栅极导体层(190)； 邻近于所述栅极电介质层(185)的低k间隔物(175)； 邻近于所述低k间隔物(175)的凸起源极/漏极(RSD)区域(160);以及在所述RSD区域(160)和所述低k间隔物(175)上的层间电介质(ILD)层(165)，其中所述ILD层(165)突出于所述低k间隔物(175)。
11.根据权利要求10所述的器件，其中所述SOI衬底(110)包括绝极薄缘体上硅(ETSOI)层(125)、掩埋氧化物(BOX)层(120)和衬底层(115)。
12.根据权利要求11所述的器件，其中ETSOI层(125)具有在从大约3nm至大约1nm范围内的厚度。
13.根据权利要求10所述的器件，其中所述栅极电介质层(185)包括高k材料。
14.根据权利要求13所述的器件，其中所述高k材料选自下列各项组成的组:氧化铪、氧化铪娃、氮氧化铪娃、氧化镧、氧化镧招、氧化错、氧化错娃、氮氧化错娃、氧化钽、氧化钛、氧化钡银钛、氧化钡钛、氧化银钛、氧化钇、氧化招、氧化铅钪钽、以及银酸铅锌。
15.根据权利要求10所述的器件，其中所述栅极导体层(190)包括金属。
16.根据权利要求15所述的器件，其中所述金属选自由下列各项组成的组:鹤、钛、钽、钌、错、钴、铜、招、铅、钼、锡、银和金。
17.根据权利要求10所述的器件，进一步地包括在所述栅极电介质层(185)、所述低k间隔物(175)与所述ILD层(165)之间的薄氮化物间隔物(180)。
18.根据权利要求17所述的器件，其中所述薄氮化物间隔物(180)具有在从大约2nm至大约6nm范围内的宽度。
19.一种设计结构(920)，有形地体现在用于设计、制造或者测试集成电路的机器可读介质中，所述设计结构(920)包括: 绝缘体上半导体(SOI)衬底(110)上的栅极叠层，所述栅极叠层包括SOI衬底(110)上的栅极电介质层(185)和所述栅极电介质层(185)上的栅极导体层(190)； 邻近于所述栅极电介质层(185)的低k间隔物(175)； 邻近于所述低k间隔物(175)的凸起源极/漏极(RSD)区域(160);以及 在所述RSD区域(160)和所述低k间隔物(175)上的层间电介质(ILD)层(165)，其中所述ILD层(165)突出于所述低k间隔物(175)。
20.根据权利要求19所述的设计结构(920)，其中所述SOI衬底(110)包括极薄绝缘体上硅(ETSOI)层(125)、BOX层(120)和衬底层(115)。
21.根据权利要求20所述的设计结构(920)，其中ETSOI层(125)具有在从大约3nm至大约1nm范围内的厚度。
22.根据权利要求19所述的设计结构(920)，其中所述栅极电介质层(185)包括高k材料。
23.根据权利要求19所述的设计结构(920)，其中所述栅极导体层(190)包括金属。
24.根据权利要求19所述的设计结构(920)，进一步地包括在所述栅极电介质层(185)、所述低k间隔物(175)与所述ILD层(195)之间的薄氮化物间隔物(180)。
25.根据权利要求19所述的设计结构(920)，其中所述设计结构(920)被合成到网表(980)中。
【文档编号】H01L29/78GK104081506SQ201380005894
【公开日】2014年10月1日 申请日期:2013年1月14日 优先权日:2012年1月20日
【发明者】程慷果, B·B·桃瑞丝, A·克哈基弗尔鲁茨, 小道格拉斯·C·拉图利佩 申请人:国际商业机器公司