具有带有比共源场效应管厚的栅极氧化物的缓冲级场效应管的静电放电保护电路的制作方法
【专利摘要】一种用于保护I/O焊垫(301)的有源FET?ESD单元(300)包括具有第一厚度的栅极氧化物(315)的第一MOS晶体管(310)和具有第二厚度的栅极氧化物(325)的第二MOS晶体管(320)，所述第二厚度比所述第一厚度大至少处理源极跟随器阈值电压所需要的量，所述第一晶体管具有连结到所述I/O焊垫的漏极(313)，连结到接地点的源极(311)，和连结到所述第二晶体管的源极(321)并电阻地连接到接地点(340)的栅极(312)，以及所述第二晶体管具有连结到所述I/O焊垫的漏极(323)和连结到电容器(330)与电阻器(331)的栅极，其中所述电容器(330)连接到所述I/O焊垫，所述电阻器(331)连接到接地点。
【专利说明】具有带有比共源场效应管厚的栅极氧化物的缓冲级场效应管的静电放电保护电路
【技术领域】
[0001]本文主要涉及半导体器件和工艺领域，尤其是涉及采用具有双栅极氧化物厚度的MOS晶体管的高电压静电放电保护电路的结构和制造方法。
【背景技术】
[0002]随着对更高运行速度、更小工作电压、更高封装密度和降低成本的需求推动整个器件尺寸减小，集成电路(IC)中的静电放电(ESD)现象正变得越来越重要。这通常意味着更薄的介电层，具有更急剧掺杂变换的更高掺杂水平，以及更高的电场一所有这些因素促成对破坏性的ESD事件的敏感性增加。
[0003]保护输入/输出(I/O)焊垫免受ESD失效的一种常见方案使用金属氧化物半导体(MOS)器件，例如其漏极连接到要被保护的引脚并且其源极接地的nMOS晶体管，并且在ESD事件期间依靠寄生双级晶体管的模式(源极起发射极的作用，漏极起集电极的作用，以及体半导体起基极的作用)对接地点提供低阻抗电流路径。保护级别或失效阈值可以通过改变nMOS器件宽度进行设定。
[0004]器件的电流携带能力受雪崩集电极耗尽层的热效应限制。若干效应(例如，本征载流子浓度提高、载流子迁移率降低、热导率的降低以及隧道电流势垒的降低)促成热失控的发生，二次(热)击穿。冲击电离电流的下降通过载流子的热生成弥补。在由于自加热产生的应力下在器件中发起的二次击穿由触发电流It2表征，该触发电流对器件设计非常敏感，尤其是掺杂分布；二次击穿导致结熔化以及泄漏电流的不可逆增加。
[0005]在支持大约1V与超过100V之间的高电压的使用模拟技术的半导体产品中，流行的ESD保护电路在正常饱和模式中采用MOS场效应晶体管(MOSFET)以放电大约0.75与5A之间的电流。所述晶体管经常漏扩展(DE)，以便提供高电压钳位。ESD保护电路通常称为有源场效应晶体管(FET)单元。在这些单元中，在称为共源晶体管N1的第一 FET的栅极已经充电并通过称为源极跟随器缓冲晶体管N2的第二 FET的电流IdSN2导通后，第一 FET电流放电到地电位，免于击中输入节点的ESD事件。进而，晶体管N2通过来自连接到输入节点的电容器C的位移电流I = C.dV/dt已导通，其中，在ESD事件的上升沿期间流过的I对队的栅极充电。通常，设计成在ESD事件的上升沿期间导通的ESD单元被称为边缘率触发单元；由C及其到地的电阻器R形成的高通滤波器被设计成响应于ESD事件，但是不对正常运行瞬变响应。
[0006]由于晶体管N1的沟道宽度被设计成在饱和模式处理ESD放电电流，因此该晶体管具有大的面积。被设计成叉指式多指状元件大面积器件，晶体管N1可以具有300个指状元件或更多，每个指状元件具有ΙΟΟμπι的宽度。放电晶体管N1的栅极可以直接由C/R驱动。但是，由于需要大的N1,以放电在大约0.75和5Α之间的事件电流，所以也需要大的C，以便提供足够的电流和栅极电压。因此，使用晶体管N2的源极跟随器缓冲级为放电晶体管N1 (共源FET)提供更加面积高效的栅极驱动，就面积而言，一起使用第一晶体管N1和第二晶体管N2比只单独使用单个晶体管更加经济。使用源极跟随器N2缓冲级驱动共源FET (N1)减少启动电容器C1所需要的面积并允许触发器和放电时间常数分开。
[0007]在已知的技术中，晶体管N1和晶体管N2由相同类型的场效应晶体管通常是nMOS提供；这些晶体管使用通过相同的制造方法制造并带有相同厚度的相同栅极氧化物。
【发明内容】
[0008]基于用于共源和源极跟随器缓冲FET的单栅极氧化物和氧化物厚度这一事实，分析用于ESD保护的常规技术使用的有源FET单元， 申请人:认识到，由于栅极可靠性约束和源极跟随器缓冲FET中的体效应，共源FET经受亚最优栅极驱动。为了克服体效应，共源和源极跟随器FET面积必须增加一这是不可接受的方案，这是因为其会处于与缩放和收缩器件外形的技术趋势相反的方向。
[0009] 申请人:进一步认识到消除可靠性约束和体效应的另一个选项是源极跟随器FET的隔离。不过，这种选项是不可接受的，这是因为隔离的制造会增加整个工艺的复杂性并因此明显增加制造成本，并且该隔离需要连接到共源FET的栅极，从而对共源FET栅极增加电容并降低共源FET的驱动，或需要连接到要被保护的焊垫，这对于高电压DEMOS晶体管并不总是物理上可能的。
[0010] 申请人:发现共源FET的亚最优栅极驱动的问题可以通过使用双栅极氧化物DEMOS晶体管用于有源FET保护单元来解决。具体地，源极跟随器缓冲FET具有的栅极氧化物比共源FET厚至少处理所期望的源极跟随器阈值电压的量。通常，源极跟随器缓冲FET可以具有厚度至少是共源FET的栅极氧化物的至少两倍的栅极氧化物。通过这种解决办法，共源FET的栅极驱动可以被优化，并且共源FET和源极跟随器FET两者的面积可以最小化，即使在存在可靠性约束和体效应的情况下。源极跟随器FET不需要被隔离来实现共源FET的改善栅极驱动。
[0011]在ISOnm技术节点的设计引导线下制造的本发明的实施例中，源极跟随器缓冲FET的栅极氧化物大约是13.0nm厚，而共源FET的栅极氧化物大约是4.5nm厚。与用使用相等厚度栅极氧化物的常规技术所制造的类拟保护单元相比，DEMOS FET的指状元件的数量可以明显减少，使得保护单元所需要的面积现在可以从188000 μ m2降低到大约87000 μ m2。
[0012]本发明的双栅极氧化物原理可以针对nMOS以及pMOS晶体管实施，并且可以针对其他ESD保护单元设计例如电平触发实施。
【专利附图】
【附图说明】
[0013]图1是根据常规技术的有源FET ESD保护单元的示意电路图。
[0014]图2示出漏极扩展η型MOS场效应晶体管的剖面。
[0015]图3是根据本发明的有源FET ESD保护单元的示意电路图，其包括针对共源FET和源极跟随器缓冲FET的不同栅极氧化物厚度。
[0016]图4示出根据本发明带有FET的ESD保护单元的简化顶视图。
[0017]图5示出根据常规技术带有FET的ESD保护单元的简化顶视图。
【具体实施方式】
[0018]图1示出已知技术的静电放电电路，该静电放电电路通常被标为100，其保护输入引脚101，使其免受静电放电(ESD)事件的破坏。图1的保护电路通常被称为有源FET单元，或actFET单元，这是由于其包括两个MOS晶体管；第一晶体管N1被标为110并称为共源晶体管，以及第二晶体管N2被标为120并称为源极跟随器缓冲晶体管。该两个晶体管通常均是增强模式漏极扩展(DE)nMOS晶体管，在正常饱和模式运行以对在大约0.75与5A之间的电流放电。遵照引用的命名法，带有DEnMOS晶体管N1的级被称为共源级，以及带有DEnMOS晶体管N2的级被称为源极跟随器级。
[0019]虽然本发明的描述通常提到相对于地电位保护输入/输出(I/O)端子，或输入引脚，但应当强调的是，这些语句并不旨在以限制性的意义来解释。相反，所描述的ESD单元还可以用于保护电源引脚和许多其他引脚，并因此广泛适用。
[0020]可操作为用于支持高电压(在大约10和>100V之间)的模拟半导体产品的高电压钳位的漏极扩展(DE)MOS场效应晶体管(MOSFET)的示例在图2中示出。大体被标为200的DEMOS晶体管是nMOS型。在这个示例中，在开始硅202上生长的p型外延材料201具有体触点214。源极211和漏极213触点使用重掺杂η型区域。漏极213的触点区域通过较不重掺杂的η型区域203扩展。栅极触点212通过通常是二氧化硅的栅极氧化层222与ρ型材料201隔离。氧化层222具有厚度223，其由晶体管的制造技术确定。在图2的示例MOS晶体管中，栅极212相对于源极211必须是正的，以便导通。
[0021]现参照图1中的单元100，在晶体管110的栅极112已被正栅极电压充电并由晶体管120的电流IdSN2导通后，当ESD事件击中输入引脚101时，晶体管110将事件电流放电到接地点140。
[0022]如图1所示，节点141连结到晶体管N1 (110)的栅极112 ;从节点141到接地点的电压被标为VgsN1。节点142连结到晶体管N2(120)的栅极122 ;从节点142到接地点的电压被标为VgbN2。通过使用这些指示,actFET保护单元的分析揭示如图1所示的常规单元的局限性和缺点。晶体管120由电容器C1 (被标为130)的位移电流
[0023]I = C1.dV/dt
[0024]导通，其中，电容器C1连接到输入节点101。晶体管120的导通在这里被称为RC触发器。在ESD事件的上升沿期间，位移电流I流过，在晶体管120的栅极122生成正电压。在晶体管队(120)的栅极122的电压受其最大允许栅极本体电压Vgbmaxffi限制(晶体管120的本体124的节点143与晶体管110的本体114共享)。
[0025]由于晶体管120的源极121和本体124在不同的电位(源极121与接地节点140相比是正的，并因此与其本体124相比是正的)，晶体管110的阈值电压Vt增大。晶体管120的阈值电压Vt相对于源极与本体在相同电位的情况的增大通常被称为体效应。结果，在给定晶体管120的栅极氧化物的可靠性的情况下，更难以导通晶体管120。在节点141的电压下降时，在晶体管110的栅极112的电压也下降，这是由于晶体管110和120均具有相同的栅极氧化物特性。
[0026]由于晶体管N2(120)和晶体管N1 (110)均具有相同栅极氧化物厚度和相同栅极氧化物类型的事实，下面的等式适用于晶体管N1(IlO)的栅极112与源极111之间的最大电压。
[0027]VgsmaxNl — Vgbmaxffi。
[0028]晶体管120的栅极电压VgbN2受其最大允许电压Vgbmaxffi限制。
[0029]在常规技术中，晶体管110和129均具有相同的栅极氧化物。结果，下列条件成立:
[0030]VgsN1 — VgbN2
[0031]VgsNl〈VgbN2。
[0032]这一事实揭示晶体管110不能获得最大栅极驱动:
[0033]VgsN1〈Vgsmax ；
[0034]放电单元100经受晶体管110的亚最优栅极驱动，因此，关于电流，
[0035]IdsNl〈Idsmax。
[0036]为了弥补这一缺点并使晶体管N1 (110)的驱动能力达到其最大能力，常规技术建议增加晶体管N1 (110)的面积到更大面积的途径；不过，这个建议与市场趋势是恰恰相反的。
[0037]晶体管110和120在饱和模式运行。用W标示晶体管沟道的宽度，用L标示漏极到源极沟道的长度，以及用Vt标示沟道电导的导通阈值电压，电流Ids由:
[0038]Ids =常数(const).ff/L.(Vgs — Vt)2
[0039]给出。既然晶体管120的源极121和本体124在不同的电位，由于体效应，阈值电压Vt相对于在零源极-本体电压的阈值电压Vtci是增加的:源极121通过节点141连结到晶体管110的栅极112并通过电阻器132接地，而本体124通过节点143连结到晶体管110的本体114并直接接地。结果，源极121与接地节点140相比是正的。在图1中示出的针对晶体管110与120的连接是晶体管120未与晶体管110相对隔离这一事实的结果，这是由于源极跟随器隔离会明显增加工艺复杂性；此外，该隔离必须连接到节点141或连接到节点102 (输入(IN)节点)。将该隔离连接到节点141对栅极112增加电容，这会降低晶体管110的驱动；对于高电压DEM0S，尤其是>20V的高电压器件来说，将该隔离连接到节点102并不总是物理上可能的。
[0040]图3示出基于标准CMOS技术的本发明的示例实施例。大体被标为300的示例有源FET单元保护IC的I/O焊垫免于静电放电事件。虽然许多产品属于nMOS技术，但是需要指出，本发明方案同等适用于pMOS。本实施例属于大的模拟半导体产品族，并且包括用于保护半导体本体中的IC的输入/输出(I/O)焊垫免受静电放电事件的器件。在这里也被称为N1或共源FET的第一漏极扩展(DE)nMOS晶体管310在ρ型半导体本体中形成并具有作为其本体触点314的节点343。晶体管310具有第一厚度的氧化物315和在氧化物315上的栅极312。晶体管310的栅极氧化物被称为核心氧化物。氧化物315的厚度取决于所使用的制造技术。作为示例，当使用180nm技术时,氧化物315的厚度优选在大约4.5nm与5.0nm之间。对于从65nm延伸到250nm技术的其他代技术,第一氧化物厚度可以在大约2.0nm与
8.5nm之间。这些氧化物支持核心电压，并且在本文被称为核心氧化物。在图3中的其他标号指示晶体管310、源极311和漏极313。
[0041]如图3所示，第一晶体管310具有连结到1/0焊垫301的漏极313，连结到接地点340的其源极311，以及连结到第二晶体管320的源极321并进一步电阻地连接到接地点(指定为332的电阻器)的其栅极312。
[0042]在图3的示例实施例中，进一步示出第二漏极扩展nMOS晶体管320，在本文也被称为N2或源极跟随器缓冲FET。第二晶体管320在ρ型半导体本体中形成，并具有连结到节点343的本体触点324。晶体管320具有第二厚度的氧化物325和在氧化物325上的栅极322。晶体管320的栅极氧化物被称为I/O氧化物。源极跟随器缓冲FET具有的栅极氧化物比共源FET厚至少处理所期望的源极跟随器阈值电压的量。通常，源极跟随器缓冲FET可以具有厚度至少是共源FET的栅极氧化物的两倍的栅极氧化物。氧化物325的厚度取决于所使用的制造技术，对于CMOS产品，所述制造技术可以在DEMOS生产中例行产生双栅极氧化物厚度。作为示例，当使用180nm技术时，氧化物325的厚度优选在大约12.5nm与13.5nm之间。对于从65nm延伸到250nm技术的其他代技术,第二氧化物厚度可以在大约4.0nm到20.9nm之间。这些氧化物支持I/O工作电压，并在本文被称为I/O氧化物。在图3中的另外标号指示晶体管320、源极321和漏极323。
[0043]如图3所示，第二晶体管320具有连结到I/O焊垫301的漏极323，以及连结到电容器330和电阻器331的栅极325，其中电容器330连接到I/O焊垫301，电阻器331连接到接地点。
[0044]相对于共源FETSlO(N1)的薄栅极氧化物，具有用于源极跟随器缓冲FET320 (N2)的厚栅极氧化物允许晶体管320的更高栅极电压:
[0045]VgbN2-max〉Vgsm-max,
[0046]作为物理限制， 以及
[0047]VgsN1<VgbN2,
[0048]作为运行状况。进而，这个优点允许晶体管310的栅极315在工作中被可靠驱动到全电压:
[0049]VgsN1 = Vgsm-眶，
[0050]并因此允许电流:
[0051]IdsNi — Idsm-max。
[0052]由于带有厚i/o氧化物的DEnM0S320允许晶体管310 (N1)的栅极315被驱动到其薄栅极氧化物的全电压，所以这种核心氧化物DEnM0S310相比I/O氧化物DEnM0S320在较低栅极电压实现峰值驱动电流。结果，有源FET单元300利用最优DEnMOS驱动电流，即使在发生上述的源极跟随器体效应的情况下。这种能力导致明显节省被单元300占用的半导体面积。
[0053]图4简要示出根据本发明的示例保护单元的布局；为清楚起见，已简化布局的细节。示例单元是在180nm技术节点的条件下制造的12V DEnMOS actFET。该单元的周界具有大约423 μ m的长度401和大约205 μ m的宽度402，以致该单元占用大约86715 μ m2的电路面积。被包括在这个面积中的是DEnMOS晶体管410的面积【DEnMOS晶体管410在图3中被指定为N1 (或310)】;DEnM0S晶体管420的面积【DEnMOS晶体管420在图3中被指定为N2 (或320)】;电容器C1 (430a和430b)的面积；以及电阻器R1的面积431和电阻器R2的面积432。根据本发明，晶体管410和420具有不同的栅极氧化物厚度；晶体管410具有大约
4.5nm厚度的栅极氧化物，并且140个指状元件中的每个具有10ym的宽度；以及晶体管420具有大约13.0nm的栅极氧化物，并且10个指状元件中的每个具有100 μ m的宽度。图4仅示出少量的晶体管指状元件；例如对于晶体管410，411被指定为源极，413被指定为漏极，以及412被指定为栅极。
[0054]作为与根据本发明的在图4中示出的示例保护单元的对比，以相同比例绘制图5，以示出根据常规技术的12V DEnMOS单元，其在ESD期间具有相等的钳位电压并在180nm技术节点的相同条件下制造，但是两个晶体管均具有相等的栅极氧化物厚度。为了估算所述晶体管所需要的面积，在图5中使用的数字基于通常使用的13.0nm的氧化物(I/O氧化物)厚度。图5中的常规单元的周界需要大约1107 μ m的长度501和大约170 μ m的宽度502，以致该单元占用大约188190μπι2的电路面积。将这个面积需求与图4中讨论的用于相等放电电流能力的单元面积相比，清楚地表明使用常规技术的单元要求的面积是根据本发明的相等能力的单元需要的面积的两倍。被包括在图5中的面积是DEnMOS晶体管510的面积；DEnM0S晶体管520的面积；电容器C1 (530a.530b.530c以及530d)的面积；以及电阻器R1的面积531和电阻器R2的面积532。晶体管510需要300个指状元件，每个指状元件具有100 μ m的宽度；以及晶体管520具有60个指状元件，每个指状元件具有100 μ m的宽度。需要指出，图5仅示出少量的晶体管指状元件；其中对于晶体管510，所述指状元件511被指定为源极指状元件，513为漏极指状元件，以及512为栅极指状元件。
[0055]所描述的实施例可以实施用于pMOS晶体管以及nMOS晶体管中的ESD保护。基板材料可以包括硅、硅锗、砷化镓和制造中采用的其它半导体材料。本发明的双栅极氧化物原理可被实施用于其他ESD单元电路设计，例如用于电平触发。
[0056]本领域的技术人员应当明白，在要求保护的本发明的范围内，可以对上述示例实施方式做出更改，并且许多其他的实施例也是可能的。
【权利要求】
1.一种用于保护半导体集成电路的输入/输出(I/o)焊垫免于静电放电(ESD)事件的器件，其包括: 共源级，所述共源级包括适合放电ESD电流的第一漏极扩展MOS晶体管，所述第一晶体管具有第一厚度的栅极氧化物；以及 通过触发器连结到所述I/O焊垫并连接到所述共源级的源极跟随器级，所述源极跟随器级包括具有第二厚度的栅极氧化物的第二漏极扩展MOS晶体管，其中所述第二厚度比所述第一厚度大至少处理所述源极跟随器阈值电压所需要的量。
2.根据权利要求1所述的器件，其中所述第一氧化物厚度在从大约2.0到8.5nm的范围。
3.根据权利要求1所述的器件，其中所述第二氧化物厚度在从大约4.0到20.0nm的范围。
4.根据权利要求1所述的器件，其中所述触发器是RC触发器。
5.根据权利要求1所述的器件，其中所述触发器是电压/电平触发器。
6.根据权利要求1所述的器件，其中所述第一和第二晶体管是nMOS晶体管。
7.根据权利要求1所述的器件，其中所述第一和第二晶体管是PMOS晶体管。
8.一种用于保护半导体集成电路的输入/输出(I/O)焊垫免于静电放电事件的器件，其包括: 具有第一厚度的栅极氧化物的第一 MOS晶体管；以及 第二 MOS晶体管，其具有至少是所述第一厚度两倍的第二厚度的栅极氧化物； 所述第一晶体管具有连结到所述I/O焊垫的漏极，连结到接地点的源极，以及连结到所述第二晶体管的源极并电阻地连接到接地点的栅极；以及 所述第二晶体管具有连结到所述I/O焊垫的漏极，以及连结到电容器和电阻器的栅极，其中所述电容器连接到所述I/O焊垫，以及所述电阻器连接到接地点。
9.根据权利要求8所述的器件，其进一步包括在接地点与连结到所述第二晶体管源极的第一晶体管栅极之间的第一电阻器。
10.根据权利要求9所述的器件，其进一步包括在接地点与连结到所述电容器的第二晶体管栅极之间的第二电阻器。
11.根据权利要求8所述的器件，其中所述第一和第二晶体管是nMOS晶体管。
12.根据权利要求8所述的器件，其中所述第一和第二晶体管是pMOS晶体管。
13.根据权利要求8所述的器件，其中所述第一氧化物厚度在从大约2.0到8.5nm的范围。
14.根据权利要求8所述的器件，其中所述第二氧化物厚度在从大约4.0到20.0nm的范围。
【文档编号】H01L21/336GK104054174SQ201380005884
【公开日】2014年9月17日 申请日期:2013年1月17日 优先权日:2012年1月17日
【发明者】J·布罗德斯基 申请人:德克萨斯仪器股份有限公司