沟槽式肖特基半导体器件的制作方法
【专利摘要】本发明公开一种沟槽式肖特基半导体器件，其导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层；位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，相邻肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且位于具有第一导电类型的外延分层，此外延分层深度小于所述第二导电类型掺杂区深度，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。本发明改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，进一步降低了器件的漏电。
【专利说明】沟槽式肖特基半导体器件
【技术领域】
[0001]本发明涉及整流器件，特别涉及一种沟槽式肖特基半导体器件。
【背景技术】
[0002]肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年。相对于PN结二极管而言，肖特基势垒二极管具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。肖特基势垒二极管的反向恢复时间非常短，该时间主要由器件的寄生电容决定，而不像PN结二极管那样由少子复合时间决定。因此，肖特基势垒二极管整流器件可以有效的降低开关功率损耗。
[0003]肖特基势垒二极管是利用金属与半导体接触形成的金属一半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N —外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N—外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与Pn结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。
[0004]沟槽式肖特基势垒二极管的显著特点是在N-外延层中存在类似沟槽式MOS器件的栅结构，即垂直于硅片表面、延伸入N-外延层中的沟槽，覆盖在沟槽表面的栅氧化层，以及填充其中的导电材料构成的栅。器件结构如图1所示，制作器件的硅片由高掺杂的N+衬底I和较低掺杂的N-外延层2构成,一系列沟槽3制备于N —外延层2中,沟槽3之间为N型单晶硅凸台结构4，沟槽3侧壁生长有二氧化硅层5，上金属层6覆盖在整个结构的上表面，并与单晶硅凸台结构4的顶面接触形成肖特基接触面，构成肖特基二极管整流器件的阳极。在N+衬底I底面沉积有下金属层8构成肖特基二极管整流器件的阴极。器件结构和电场强度分布曲线如图2所示，针对不同的沟槽深度，器件反向偏置时候的电场强度分布曲线被计算出来。电场强度曲线所包围的面积对应器件的反向电压阻断能力。由于沟槽栅结构的存在，器件反向偏置时电场分布发生变化，在栅沟槽底部达到最强，到达肖特基势垒界面的电场强度降低，从而增强了该器件的电压反向阻断能力，减小了反向漏电流。除了栅沟槽深度，栅氧化层厚度和凸台结构区域掺杂浓度都可以调制器件反向偏置时候的电场分布。
[0005]然而，这种结构设计所暴露出的主要问题是器件反向电压阻断能力提升有限。如图2中电场强度曲线所示，随沟槽深度变化，电场强度峰值位置随之变化，但是电场强度曲线所包围面积变化不显著，即器件反向电压阻断能力无显著改变。另外，沟槽内填充的金属与上金属层相同，当沟槽宽度较窄时，由于上金属层材料的缝隙填充能力不好，有可能留下空洞，影响器件的可靠性。为此，如何解决上述问题成为本领域普通技术人员努力的方向。
【发明内容】
[0006]本发明目的是提供一种沟槽式肖特基半导体器件，该沟槽式肖特基半导体器件改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，进一步降低了器件的漏电。
[0007]为达到上述目的，本发明采用的技术方案是:一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞并联构成，此肖特基势垒二极管单胞的纵向截面上，每个肖特基势垒二极管单胞包括位于硅片背面下金属层，位于所述下金属层上方重掺杂第一导电类型的衬底层，此衬底层与下金属层之间形成欧姆接触，位于所述衬底层上方设有轻掺杂第一导电类型的外延层，位于所述外延层上方设有上金属层，一沟槽从所述外延层上表面并延伸至外延层中部，相邻沟槽之间外延层区域形成第一导电类型的单晶硅凸台，此单晶硅凸台顶面与上金属层之间形成肖特基势垒接触面；其特征在于:一栅沟槽位于所述沟槽内，一导电多晶娃体嵌入所述栅沟槽内，位于导电多晶娃体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述多晶硅上部上表面与上金属层之间形成欧姆接触面；
位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，所述第二导电类型掺杂区和重掺杂第二导电类型掺杂区均与外延层形成pn结界面；
相邻肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且位于具有第一导电类型的外延分层，此外延分层深度小于所述第二导电类型掺杂区深度，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。
[0008]上述技术方案中进一步改进的技术方案如下:
1.作为优选方案，所述第二导电类型掺杂区与单晶硅外延层的接触面为弧形面。
[0009]2.作为优选方案，所述第二导电类型掺杂区的深度小于栅沟槽的深度。
[0010]3.作为优选方案，所述导电多晶硅体中多晶硅上部与多晶硅中下部的高度比为1:5?7。
[0011]由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果:
1.本发明沟槽式肖特基半导体器件，其在高于沟槽底部的单晶硅凸台一侧引入第二导电类型掺杂区，且肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且位于具有第一导电类型的外延分层，调制器件反向偏置时候的电场分布，增强器件反向电压阻断能力，同时，可针对不同的第二导电类型掺杂区掺杂浓度，调整与之对应的单晶硅凸台另外一侧的N型区域掺杂浓度，为器件性能调整提供更多灵活性；其次，本发明结构对电场分布进一步调制，电场强度在沟槽底部附近出现峰值后，可以继续维持较高的值，提高了方向阻断电压。
[0012]2.本发明沟槽式肖特基半导体器件，其导电多晶硅体嵌入栅沟槽内，位于导电多晶娃体中下部的多晶娃中下部位于栅沟槽内且与外延层之间设有第一二氧化娃氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，多晶硅上部上表面与上金属层之间形成欧姆接触面，改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电；其次，位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，第二导电类型掺杂区和重掺杂第二导电类型掺杂区均与外延层形成Pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，器件漏电流降低。
【专利附图】
【附图说明】
[0013]附图1为现有肖特基半导体器件的结构示意图；
附图2为现有器件中电场强度分布曲线图；
附图3为本发明沟槽式肖特基半导体器件结构示意图；
附图4为本发明器件与现有沟槽结构器件反向偏置电场强度分布曲线对比图。
[0014]以上附图中，1、肖特基势垒二极管单胞；2、下金属层；3、衬底层；4、外延层；5、上金属层；6、沟槽；7、单晶硅凸台；8、栅沟槽；9、导电多晶硅；91、多晶硅中下部；92、多晶硅上部；101、第一二氧化硅氧化层；102、第二二氧化硅氧化层；11、第二导电类型掺杂区；12、重掺杂第二导电类型掺杂区；13、外延分层；14、欧姆接触面；15、肖特基势垒接触面。
【具体实施方式】
[0015]下面结合附图及实施例对本发明作进一步描述:
实施例:一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞I并联构成，此肖特基势垒二极管单胞I的纵向截面上，每个肖特基势垒二极管单胞I包括位于硅片背面下金属层2，位于所述下金属层2上方重掺杂第一导电类型的衬底层3，此衬底层3与下金属层2之间形成欧姆接触，位于所述衬底层3上方设有轻掺杂第一导电类型的外延层4，位于所述外延层4上方设有上金属层5，一沟槽6从所述外延层4上表面并延伸至外延层4中部，相邻沟槽6之间外延层4区域形成第一导电类型的单晶硅凸台7，此单晶硅凸台7顶面与上金属层5之间形成肖特基势垒接触面15 栅沟槽8位于所述沟槽6内，一导电多晶娃体9嵌入所述栅沟槽8内，位于导电多晶娃体9中下部的多晶娃中下部91位于栅沟槽8内且与外延层4之间设有第一二氧化娃氧化层101,位于导电多晶硅体9上部的多晶硅上部92位于上金属层5内，且多晶硅上部92四周与上金属层5之间设有第二二氧化硅氧化层102，所述多晶硅上部92上表面与上金属层5之间形成欧姆接触面14 ；
位于所述单晶硅凸台7内并在沟槽6四周侧表面具有第二导电类型掺杂区11，此第二导电类型掺杂区11顶部与外延层4上表面之间具有重掺杂第二导电类型掺杂区12，所述第二导电类型掺杂区11和重掺杂第二导电类型掺杂区12均与外延层4形成pn结界面；相邻肖特基势垒二极管单胞I各自的第二导电类型掺杂区11之间且位于具有第一导电类型的外延分层13，此外延分层13深度小于所述第二导电类型掺杂区11深度，此外延分层13位于外延层4上部且外延分层13的掺杂浓度大于外延层4的掺杂浓度。
[0016]上述第二导电类型掺杂区11与单晶硅的外延层4的接触面为弧形面。
[0017]上述第二导电类型掺杂区11的深度小于栅沟槽8的深度。
[0018]上述导电多晶硅体9中多晶硅上部92与多晶硅中下部91的高度比为1:6。
[0019]采用上述沟槽式肖特基半导体器件时，调制器件反向偏置时候的电场分布，增强器件反向电压阻断能力，为器件性能调整提供更多灵活性，本发明结构对电场分布进一步调制，电场强度在沟槽底部附近出现峰值后，可以继续维持较高的值，提高了方向阻断电压；其次，其改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电；再次，其使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，器件漏电流降低。
[0020]上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞(I)并联构成，此肖特基势垒二极管单胞(I)的纵向截面上，每个肖特基势垒二极管单胞(I)包括位于硅片背面下金属层(2 )，位于所述下金属层(2 )上方重掺杂第一导电类型的衬底层(3)，此衬底层(3)与下金属层(2)之间形成欧姆接触，位于所述衬底层(3)上方设有轻掺杂第一导电类型的外延层(4)，位于所述外延层(4)上方设有上金属层(5)，一沟槽(6)从所述外延层(4)上表面并延伸至外延层(4)中部，相邻沟槽(6)之间外延层(4)区域形成第一导电类型的单晶硅凸台(7)，此单晶硅凸台(7)顶面与上金属层(5)之间形成肖特基势垒接触面(15);其特征在于:一栅沟槽(8)位于所述沟槽(6)内，一导电多晶硅体(9 )嵌入所述栅沟槽(8 )内，位于导电多晶硅体(9 )中下部的多晶硅中下部(91)位于栅沟槽(8)内且与外延层(4)之间设有第一二氧化娃氧化层(101),位于导电多晶娃体(9)上部的多晶硅上部(92)位于上金属层(5)内，且多晶硅上部(92)四周与上金属层(5)之间设有第二二氧化硅氧化层(102)，所述多晶硅上部(92)上表面与上金属层(5)之间形成欧姆接触面(14)； 位于所述单晶硅凸台(7)内并在沟槽(6)四周侧表面具有第二导电类型掺杂区(11)，此第二导电类型掺杂区(11)顶部与外延层(4)上表面之间具有重掺杂第二导电类型掺杂区(12)，所述第二导电类型掺杂区(11)和重掺杂第二导电类型掺杂区(12)均与外延层(4)形成pn结界面(此处暂未发现错误)； 相邻肖特基势垒二极管单胞(I)各自的第二导电类型掺杂区(11)之间且位于具有第一导电类型的外延分层(13)，此外延分层(13)深度小于所述第二导电类型掺杂区(11)深度，此外延分层(13)位于外延层(4)上部且外延分层(13)的掺杂浓度大于外延层(4)的掺杂浓度。
2.根据权利要求1所述的沟槽式肖特基半导体器件，其特征在于:所述第二导电类型掺杂区(11)与外延层(4)的接触面为弧形面。
3.根据权利要求1所述的沟槽式肖特基半导体器件，其特征在于:所述第二导电类型掺杂区(11)的深度小于栅沟槽(8)的深度。
4.根据权利要求1所述的沟槽式肖特基半导体器件，其特征在于:所述导电多晶硅体(9)中多晶硅上部(92)与多晶硅中下部(91)的高度比为1:5?7。
【文档编号】H01L29/06GK104078517SQ201410349022
【公开日】2014年10月1日 申请日期:2014年7月22日 优先权日:2014年7月22日
【发明者】徐吉程, 毛振东, 薛璐 申请人:苏州硅能半导体科技股份有限公司