具有屏蔽栅的沟槽栅mosfet和肖特基二极管的集成结构的制作方法
【专利摘要】本发明公开了一种基于屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，形成于硅衬底上且沟槽栅MOSFET和肖特基二极管的形成区域分开且相邻。沟槽栅MOSFET采用具有屏蔽栅的双栅结构，在肖特基二极管的形成区域形成有和沟槽栅相同的沟槽结构，通过正面金属层填充到沟槽的顶部来在沟槽侧面形成肖特基接触，正面金属层同时也和沟槽外的硅外延层形成肖特基接触，沟槽侧面和沟槽外的肖特基接触的结构能够大大增加肖特基接触的面积，能大大减少肖特基二极管的形成区域所占芯片的面积。同时本发明的肖特基二极管和采用沟槽接触孔的源极接触孔无关，故肖特基二极管的性能不受沟槽接触孔的影响，工艺相对简单且容易控制。
【专利说明】具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构
【技术领域】
[0001]本发明涉及一种半导体集成电路器件结构，特别是涉及一种具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构。
【背景技术】
[0002]在功率MOS晶体管器件中集成肖特基二极管能提高器件的交频特性，如图1所示，是现有具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的第一种集成结构示意图；第一种集成结构形成于N型重掺杂的硅衬底，在所述硅衬底上分为沟槽栅MOSFET的形成区域101和肖特基二极管的形成区域102，沟槽栅MOSFE的形成区域101和肖特基二极管的形成区域102是分开且相邻的，邻接位置如图1中的虚线AA处所示。
[0003]在所述沟槽栅MOSFET的形成区域101中的所述沟槽栅MOSFET的单元结构包括:
[0004]N型掺杂的娃外延层103,该娃外延层103形成于所述娃衬底表面上。
[0005]P型阱区105，形成于所述硅外延层103表面区域中并具有一定的厚度。
[0006]栅沟槽，所述栅沟槽从所述硅外延层103顶部表面穿过所述P型阱区105并进入到所述P型阱区105底部的所述硅外延层103中；在所述栅沟槽中形成有由多晶硅组成的多晶硅栅107，在所述多晶硅栅107和所述栅沟槽的对应侧面之间间隔有栅氧化层106，在所述多晶硅栅107和所述栅沟槽的底部表面之间也间隔有氧化层。由所述多晶硅栅107和所述栅氧化层106组成沟槽栅结构。
[0007]源区105，由形成于所述P型阱区105表面区域中的N型重掺杂区组成；所述多晶硅栅107从侧面覆盖所述源区105和所述P型阱区105，被所述多晶硅栅107侧向覆盖的所述P型阱区105的表面用于形成连接所述源区105和所述硅外延层103的沟道。
[0008]层间膜108覆盖在器件的表面，层间膜108能为硼磷硅玻璃(BPSG)。
[0009]P+引出区109，P+引出区109穿过所述源区105进入到所述P型阱区105中并同时和所述源区105以及所述P型阱区105接触。
[0010]在所述P+引出区109的顶部形成有源极接触孔110，所述源极接触孔110穿过所述层间膜108和所述P+引出区109相接触。
[0011]所述源极接触孔110的顶部和作为源极的正面金属层111接触。
[0012]在所述肖特基二极管的形成区域102中的所述层间膜108被去除，所述正面金属层111直接和底部的所述硅外延层103形成肖特基接触，在所述肖特基二极管的形成区域102的所述硅外延层103的表面也间隔排列有多个所述P+引出区109。P+区域于肖特基区域的作用在于反向截止时，P+区域在N-的外延层中形成夹断区，用以屏蔽肖特基接触区域，提升反向击穿电压。
[0013]在所述硅衬底的背面形成有背面金属层，该背面金属层同时组成所述沟槽栅MOSFET的漏极和所述肖特基二极管的负极。所述沟槽栅MOSFET的源极也作为所述肖特基二极管的正极。
[0014]如图1所示的第一种集成结构的优点是源极接触孔110不必穿过硅外延层，即不必在娃外延层中形成沟槽,为不带沟槽接触孔(Trench CT),第一种集成结构一般应用于不带Trench CT的大跨距(pitch)的沟槽栅MOSFET。
[0015]如图2所述，是图1所对应的版图；版图中包括了沟槽栅MOSFET的形成区域101和肖特基二极管的形成区域102，栅极区域112位于沟槽栅MOSFET的形成区域101中。从图2可以看出，肖特基二极管的形成区域102需要单独占用一定的面积。
[0016]第一种集成结构的优点是工艺简单，可按需调整肖特基二极管的形成区域102的面积。但是缺点是需要额外的肖特基二极管的光刻板，占用额外的芯片(die)面积。
[0017]如图3所述，是图1所对应的电路图；标记113对应于沟槽栅M0SFET，标记114对应于肖特基二极管。肖特基二极管的正极接沟槽栅MOSFET的源极，肖特基二极管的负极接沟槽栅MOSFET的漏极。
[0018]如图4所示，是现有具有沟槽栅MOSFET和肖特基二极管的第二种集成结构示意图；第二种集成结构和第一种集成结构的区别之处是，第二种集成结构没有单独的肖特基二极管的形成区域；其中所述源极接触孔110穿过了形成于硅外延层103中的源区105并进入到P型阱区104中，所述源极接触孔110在和源区105以及P型阱区104相接触引出源极的同时，在源极接触孔110形成由N-区201，N-区201和源极接触孔110底部形成肖特基接触，在N-区201的底部形成有不会N-区2相接触的P型区202。
[0019]由图4可以看出，肖特基二极管的区域位于源极接触孔110底部，并不需要额外占用芯片面积。图5为图4所对应的版图。
[0020]第二种集成结构一般用于小pitch且带trench CT的沟槽栅MOSFET中，其优点是肖特基二极管集成在接触孔中，无需额外的面积，也无需额外的光罩；其缺点是肖特基二极管的漏电流和正向导通压降(VF)容易受到trench CT的深度影响，工艺难度高。
【发明内容】
[0021]本发明所要解决的技术问题是提供一种基于屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，工艺相对简单且容易控制，还能显著节约器件的面积。
[0022]为解决上述技术问题，本发明提供的具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构形成于N型重掺杂的硅衬底，在所述硅衬底上分为沟槽栅MOSFET的形成区域和肖特基二极管的形成区域。
[0023]在所述沟槽栅MOSFET的形成区域中的所述沟槽栅MOSFET的单元结构包括:
[0024]N型掺杂的娃外延层,该娃外延层形成于所述娃衬底表面上。
[0025]P型阱区，形成于所述硅外延层表面区域中并具有一定的厚度。
[0026]第一沟槽，所述第一沟槽从所述硅外延层顶部表面穿过所述P型阱区并进入到所述P型阱区底部的所述硅外延层中；在所述第一沟槽中分别形成有由多晶硅组成的多晶硅栅和第一屏蔽栅，所述第一屏蔽栅位于所述多晶硅栅的底部，所述第一屏蔽栅和所述第一沟槽的底部表面和对应的侧面之间间隔有氧化层，在所述多晶硅栅和所述第一屏蔽栅之间也间隔有氧化层，在所述多晶硅栅和所述第一沟槽的对应侧面之间间隔有栅氧化层，由所述多晶硅栅和所述栅氧化层组成沟槽栅结构。
[0027]源区，由形成于所述P型阱区表面区域中的N型重掺杂区组成；所述多晶硅栅从侧面覆盖所述源区和所述P型阱区，被所述多晶硅栅侧向覆盖的所述P型阱区的表面用于形成连接所述源区和所述硅外延层的沟道。
[0028]源极接触孔，源极接触孔的底部穿过所述源区进入到所述P型阱区中并同时和所述源区以及所述P型阱区接触，所述源极接触孔的顶部和作为源极的正面金属层接触。
[0029]所述肖特基二极管的形成区域和所述沟槽栅MOSFET的形成区域相邻，在所述肖特基二极管的形成区域中的所述肖特基二极管的单元结构包括:
[0030]第二沟槽，所述第二沟槽的工艺条件和所述第一沟槽的相同，在所述肖特基二极管的形成区域中未形成所述P型阱区，所述第二沟槽都位于所述硅外延层中。
[0031]在所述第二沟槽的底部形成有第二屏蔽栅，所述第二屏蔽栅的工艺条件和所述第一屏蔽栅相同，该第二屏蔽栅和所述第二沟槽的底部表面和对应的侧面之间间隔有氧化层。
[0032]所述源极的正面金属层覆盖在整个所述肖特基二极管的形成区域中，且所述源极的正面金属层填充到所述第二沟槽的顶部，填充于所述第二沟槽的顶部的所述正面金属层和所述第二屏蔽栅之间间隔有氧化层；填充于所述第二沟槽的顶部的所述正面金属层和所述第二沟槽侧面的所述硅外延层形成第一部分肖特基接触，延伸于所述第二沟槽外面的所述硅外延层表面的所述正面金属层和底部对应的所述硅外延层形成第二部分肖特基接触；所述肖特基二极管的单元结构的整个肖特基接触由所述第一部分肖特基接触和所述第二部分肖特基接触组成。
[0033]进一步的改进是，所述沟槽栅MOSFET由多个单元结构横向交替排列而成；所述肖特基二极管由多个单元结构横向交替排列而成。
[0034]进一步的改进是，所述肖特基二极管位于所述沟槽栅MOSFET的两个相邻的单元结构之间；或者所述肖特基二极管位于所述沟槽栅MOSFET的最外侧的单元结构的外侧。
[0035]进一步的改进是，在所述硅衬底的背面形成有背面金属层，该背面金属层同时组成所述沟槽栅MOSFET的漏极和所述肖特基二极管的负极。
[0036]进一步的改进是，通过增加位于所述第二沟槽侧面的第一部分肖特基接触的面积来增加所述肖特基二极管的单元结构的整个肖特基接触的面积。
[0037]本发明沟槽栅MOSFET采用具有屏蔽栅的双栅结构，在肖特基二极管的形成区域也形成有和沟槽栅相同的沟槽结构，通过正面金属层填充到沟槽的顶部来在沟槽的侧面形成肖特基接触，正面金属层同时也和沟槽外的硅外延层形成肖特基接触，沟槽侧面和沟槽外的硅外延层正面的肖特基接触的结构能够大大增加肖特基接触的面积，因为大部分肖特基接触的面积位于沟槽的侧面，故能大大减少肖特基二极管的形成区域所占芯片的面积。同时，因肖特基区域的沟槽也具有屏蔽栅结构同时由源区引出，在漏区加反向电压时，由于沟槽间的电荷平衡效应，会在反向截止时形成耗尽区，起到屏蔽肖特基区域提升反向击穿电压的效果。同时本发明的肖特基二极管和采用沟槽接触孔的源极接触孔无关，故肖特基二极管的性能不受沟槽接触孔的影响，工艺相对简单且容易控制。
【专利附图】
【附图说明】
[0038]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0039]图1是现有具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的第一种集成结构示意图；
[0040]图2是图1所对应的版图；
[0041 ] 图3是图1所对应的电路图；
[0042]图4是现有具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的第二种集成结构示意图；
[0043]图5是图4所对应的版图；
[0044]图6是本发明实施例具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构示意图；
[0045]图7是图6所对应的版图。
【具体实施方式】
[0046]如图6所示，是本发明实施例具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构示意图；本发明实施例集成结构形成于N型重掺杂的硅衬底，在所述硅衬底上分为沟槽栅MOSFET的形成区域I和肖特基二极管的形成区域2。沟槽栅MOSFE的形成区域I和肖特基二极管的形成区域2是分开且相邻的，邻接位置如图6中的虚线BB处所示。
[0047]在所述沟槽栅MOSFET的形成区域I中的所述沟槽栅MOSFET的单元结构包括:
[0048]N型掺杂的娃外延层3,该娃外延层3形成于所述娃衬底表面上。
[0049]P型阱区4，形成于所述硅外延层3表面区域中并具有一定的厚度。
[0050]第一沟槽，所述第一沟槽从所述硅外延层3顶部表面穿过所述P型阱区4并进入到所述P型阱区4底部的所述硅外延层3中；在所述第一沟槽中分别形成有由多晶硅组成的多晶硅栅7和第一屏蔽栅9a，所述第一屏蔽栅9a位于所述多晶硅栅7的底部，所述第一屏蔽栅9a和所述第一沟槽的底部表面和对应的侧面之间间隔有氧化层8a，在所述多晶硅栅7和所述第一屏蔽栅9a之间也间隔有氧化层，在所述多晶硅栅7和所述第一沟槽的对应侧面之间间隔有栅氧化层6，由所述多晶硅栅7和所述栅氧化层6组成沟槽栅结构。
[0051]源区5，由形成于所述P型阱区4表面区域中的N型重掺杂区组成；所述多晶硅栅7从侧面覆盖所述源区5和所述P型阱区4，被所述多晶硅栅7侧向覆盖的所述P型阱区4的表面用于形成连接所述源区5和所述硅外延层3的沟道。
[0052]层间膜10,覆盖在器件表面。
[0053]源极接触孔11，源极接触孔的顶部穿过所述层间膜10，源极接触孔11的底部穿过所述源区5进入到所述P型阱区4中并同时和所述源区5以及所述P型阱区4接触，所述源极接触孔11的顶部和作为源极的正面金属层12接触。
[0054]所述肖特基二极管的形成区域2和所述沟槽栅MOSFET的形成区域I相邻，在所述肖特基二极管的形成区域2中的所述肖特基二极管的单元结构包括:
[0055]第二沟槽，所述第二沟槽的工艺条件和所述第一沟槽的相同，在所述肖特基二极管的形成区域2中未形成所述P型阱区4，所述第二沟槽都位于所述硅外延层3中。
[0056]在所述第二沟槽的底部形成有第二屏蔽栅％，所述第二屏蔽栅9b的工艺条件和所述第一屏蔽栅9a相同，该第二屏蔽栅9b和所述第二沟槽的底部表面和对应的侧面之间间隔有氧化层8b。
[0057]所述源极的正面金属层12覆盖在整个所述肖特基二极管的形成区域2中，且所述源极的正面金属层12填充到所述第二沟槽的顶部，填充于所述第二沟槽的顶部的所述正面金属层12和所述第二屏蔽栅9b之间间隔有氧化层；填充于所述第二沟槽的顶部的所述正面金属层12和所述第二沟槽侧面的所述硅外延层3形成第一部分肖特基接触，延伸于所述第二沟槽外面的所述硅外延层3表面的所述正面金属层12和底部对应的所述硅外延层3形成第二部分肖特基接触；所述肖特基二极管的单元结构的整个肖特基接触由所述第一部分肖特基接触和所述第二部分肖特基接触组成。
[0058]本发明实施例中，所述沟槽栅MOSFET由多个单元结构横向交替排列而成，如交替排列的最小单元为源区、第一沟槽。所述肖特基二极管由多个单元结构横向交替排列而成，如交替排列的最小单元为第二沟槽和相邻第二沟槽之间的硅外延层3。
[0059]所述肖特基二极管位于所述沟槽栅MOSFET的两个相邻的单元结构之间；或者所述肖特基二极管位于所述沟槽栅MOSFET的最外侧的单元结构的外侧。
[0060]在所述硅衬底的背面形成有背面金属层，该背面金属层同时组成所述沟槽栅MOSFET的漏极和所述肖特基二极管的负极。所述沟槽栅MOSFET的源极也作为所述肖特基二极管的正极。
[0061]如图7所示，是图6所对应的版图。版图中包括了沟槽栅MOSFET的形成区域I和肖特基二极管的形成区域2，栅极区域13位于沟槽栅MOSFET的形成区域I中。从图7可以看出，肖特基二极管的形成区域2需要单独占用一定的面积，但是由于沟槽的侧面也作为肖特基接触区域，故肖特基二极管的形成区域2所占用的芯片面积能显著减小。
[0062]从图6可以看出，本发明实施例肖特基二极管的肖特基接触区域和源极接触孔11的无关，故工艺相对简单且容易控制，如肖特基二极管的漏电流和正向导通压降(VF)不会受到trench CT的深度影响。
[0063]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种具有屏蔽栅结构的沟槽栅MOSFET和肖特基二极管的集成结构，其特征在于:集成结构形成于N型重掺杂的硅衬底，在所述硅衬底上分为沟槽栅MOSFET的形成区域和肖特基二极管的形成区域； 在所述沟槽栅MOSFET的形成区域中的所述沟槽栅MOSFET的单元结构包括: N型掺杂的娃外延层，该娃外延层形成于所述娃衬底表面上； P型阱区，形成于所述硅外延层表面区域中并具有一定的厚度； 第一沟槽，所述第一沟槽从所述硅外延层顶部表面穿过所述P型阱区并进入到所述P型阱区底部的所述硅外延层中；在所述第一沟槽中分别形成有由多晶硅组成的控制栅和第一屏蔽栅，所述第一屏蔽栅位于所述多晶硅栅的底部，所述第一屏蔽栅和所述第一沟槽的底部表面和对应的侧面之间间隔有氧化层，在所述多晶硅栅和所述第一屏蔽栅之间也间隔有氧化层，在所述多晶硅栅和所述第一沟槽的对应侧面之间间隔有栅氧化层，由所述多晶硅栅和所述栅氧化层组成沟槽栅结构； 源区，由形成于所述P型阱区表面区域中的N型重掺杂区组成；所述多晶硅栅从侧面覆盖所述源区和所述P型阱区，被所述多晶硅栅侧向覆盖的所述P型阱区的表面用于形成连接所述源区和所述硅外延层的沟道； 源极接触孔，源极接触孔的底部穿过所述源区进入到所述P型阱区中并同时和所述源区以及所述P型阱区接触，所述源极接触孔的顶部和作为源极的正面金属层接触； 所述肖特基二极管的形成区域和所述沟槽栅MOSFET的形成区域相邻，在所述肖特基二极管的形成区域中的所述肖特基二极管的单元结构包括: 第二沟槽，所述第二沟槽的工艺条件和所述第一沟槽的相同，在所述肖特基二极管的形成区域中未形成所述P型阱区，所述第二沟槽都位于所述硅外延层中； 在所述第二沟槽的底部形成有第二屏蔽栅，所述第二屏蔽栅的工艺条件和所述第一屏蔽栅相同，该第二屏蔽栅和所述第二沟槽的底部表面和对应的侧面之间间隔有氧化层；所述源极的正面金属层覆盖在整个所述肖特基二极管的形成区域中，且所述源极的正面金属层填充到所述第二沟槽的顶部，填充于所述第二沟槽的顶部的所述正面金属层和所述第二屏蔽栅之间间隔有氧化层；填充于所述第二沟槽的顶部的所述正面金属层和所述第二沟槽侧面的所述硅外延层形成第一部分肖特基接触，延伸于所述第二沟槽外面的所述硅外延层表面的所述正面金属层和底部对应的所述硅外延层形成第二部分肖特基接触；所述肖特基二极管的单元结构的整个肖特基接触由所述第一部分肖特基接触和所述第二部分肖特基接触组成。
2.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，其特征在于:所述沟槽栅MOSFET由多个单元结构横向交替排列而成；所述肖特基二极管由多个单元结构横向交替排列而成。
3.如权利要求2所述的具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，其特征在于:所述肖特基二极管位于所述沟槽栅MOSFET的两个相邻的单元结构之间；或者所述肖特基二极管位于所述沟槽栅MOSFET的最外侧的单元结构的外侧。
4.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，其特征在于:在所述硅衬底的背面形成有背面金属层，该背面金属层同时组成所述沟槽栅MOSFET的漏极和所述肖特基二极管的负极。
5.如权利要求1所述的具有屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，其特征在于:通过增加位于所述第二沟槽侧面的第一部分肖特基接触的面积来增加所述肖特基二极管的单元结构的整个肖特基接触的面积。
【文档编号】H01L29/423GK104517960SQ201410398107
【公开日】2015年4月15日 申请日期:2014年8月13日 优先权日:2014年8月13日
【发明者】陈正嵘, 陈晨, 陈菊英 申请人:上海华虹宏力半导体制造有限公司