半导体器件及其制备方法
【专利摘要】本发明揭示了一种半导体器件的制备方法，包括：提供一衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极；在所述衬底背离所述外延层的一侧形成至少一第一开口，所述第一开口暴露出所述源极区；在所述第一开口中填充导电材料，形成导电塞。同时，本发明还提供一种半导体器件。本发明的半导体器件以及制备方法避免多次进行高剂量、高能量的离子注入工艺和高温扩散工艺，提高半导体器件的性能和可靠性。
【专利说明】半导体器件及其制备方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别是涉及一种半导体器件及其制备方法。
【背景技术】
[0002]射频LDMOS(lateral diffus1n metal oxide semiconductor,横向扩散金属氧化物半导体)是一种有很好的市场的器件。特别是随着通信技术的广泛应用，射频LDMOS做为一种新型功率器件将得到越来越多的重视。
[0003]如图1所示，此为现有的射频LDMOS器件的简单示意图。衬底10的一侧形成有一外延层20，所述外延层20背离所述衬底10 —侧的表面形成有至少一源极区21、漏极区22、体区23、漂移区24，所述源极区21背离所述衬底10的一侧形成有源极31、栅极32以及漏极33，源极31、栅极32以及漏极33通过介质层30相隔绝。衬底10背离所述外延层20的一侧形成有背面电极41。为了实现衬底10与源极区21的电导通，现有技术的射频LDMOS器件在衬底10与源极区21之间形成一下沉层25，所述下沉层25采用离子注入和扩散工艺形成，具有高浓度的离子掺杂。
[0004]由于射频LDMOS器件需要进行高压应用，因此需要较厚的外延层20。为了制备射频LDMOS器件，需要采用一次或多次外延生长、离子注入和高温热退火的工艺，使得现有的射频LDMOS的制造工艺较为复杂。并且，为了使下沉层25的深度达到要求，需要进行高剂量、高能量的离子注入，这对于离子注入机台的要求很高。为了得到穿通外延层20的下沉层25，离子注入后往往要进行高温长时间扩散，这样造成下沉层25有较大的横向尺寸，导致了射频LDMOS器件的横向尺寸较大，从而增加了器件面积，增加了寄生效应，限制了器件性能包括功率和效率的提升；同时，由于这一高温扩散过程是在外延层20形成之后形成的，这些高温扩散过程会造成外延层中接近于衬底10的区域的杂质再分布，进一步影响器件的性能。对于η型或P型的LDMOS而言，下沉层25中的载流子类型不同，还需要分别进行离子注入并进行相应的高温扩散，使得制造工艺比较复杂。。
【发明内容】
[0005]本发明的目的在于，提供一种半导体器件及其制备方法，避免多次进行高剂量、高能量的离子注入工艺，提高半导体器件的性能和可靠性。
[0006]为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括:
[0007]提供一衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极；
[0008]在所述衬底背离所述外延层的一侧形成至少一第一开口，所述第一开口暴露出所述源极区；以及
[0009]在所述第一开口中填充导电材料，形成导电塞。
[0010]可选的，在所述半导体器件的制备方法中，所述半导体器件的制备方法还包括:[0011 ] 在所述衬底背离所述外延层的一侧形成第二开口，所述第二开口的特征尺寸大于所述第一开口的特征尺寸，所述第二开口的深度小于所述第一开口的深度，所述第二开口暴露所述第一开口；
[0012]在所述第二开口中填充所述导电材料。
[0013]可选的，在所述半导体器件的制备方法中，在提供一衬底的步骤和在所述衬底背离所述外延层的一侧形成至少一第一开口的步骤之间，还包括:
[0014]对所述衬底背离所述外延层的一侧进行减薄。
[0015]可选的，在所述半导体器件的制备方法中，将所述衬底固定在一基板上，对所述衬底背离所述外延层的一侧进行减薄。
[0016]可选的，在所述半导体器件的制备方法中，减薄后所述衬底的厚度为0.2μπι?20 μ m0
[0017]可选的，在所述半导体器件的制备方法中，在所述第一开口中填充导电材料的步骤包括:
[0018]依次在所述衬底背离所述外延层的一侧沉积一阻挡层以及所述导电材料，所述阻挡层和导电材料覆盖所述第一开口以及所述衬底的表面。
[0019]可选的，在所述半导体器件的制备方法中，在所述第一开口中填充导电材料的步骤包括:
[0020]在所述衬底背离所述外延层的一侧沉积一阻挡层；
[0021]对所述阻挡层进行研磨，去除所述外延层表面的所述阻挡层；
[0022]在所述衬底背离所述外延层的一侧沉积所述导电材料；
[0023]对所述导电材料进行研磨，去除所述外延层表面的所述导电材料。
[0024]可选的，在所述半导体器件的制备方法中，所述半导体器件的制备方法还包括:
[0025]在所述衬底背离所述外延层的一侧沉积一背面金属层。
[0026]可选的，在所述半导体器件的制备方法中，所述背面金属层的材料为金。
[0027]可选的，在所述半导体器件的制备方法中，所述导电材料为铜、钨或铝中的一种或几种的组合。
[0028]可选的，在所述半导体器件的制备方法中，所述第一开口为沟槽或通孔。
[0029]可选的，在所述半导体器件的制备方法中，所述源极区与源极之间形成有自对准娃化物，所述第一开口暴露出所述自对准娃化物。
[0030]根据本发明的另一面，还提供一种半导体器件，包括:
[0031]衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极；
[0032]第一开口，形成于所述衬底背离所述外延层的一侧，所述第一开口暴露出所述源极区；以及
[0033]导电材料，填充于所述第一开口中，形成导电塞。
[0034]可选的，在所述半导体器件中，所述衬底背离所述外延层的一侧还形成有第二开口，所述第二开口的特征尺寸大于所述第一开口的特征尺寸，所述第二开口的深度小于所述第一开口的深度，所述第二开口暴露所述第一开口，所述第二开口中填充有所述导电材料。
[0035]可选的，在所述半导体器件中，所述导电材料覆盖所述第一开口以及所述衬底的表面。
[0036]可选的，在所述半导体器件中，所述导电材料覆盖所述第一开口，不覆盖所述衬底的表面。
[0037]可选的，在所述半导体器件中，所述半导体器件还包括一背面金属层，所述背面金属层形成于所述衬底背离所述外延层的一侧。
[0038]可选的，在所述半导体器件中，所述背面金属层的材料为金。
[0039]可选的，在所述半导体器件中，所述衬底的厚度为0.2μπι?20μπι。
[0040]可选的，在所述半导体器件中，所述导电材料为铜、钨或铝中的一种或几种的组八口 ο
[0041 ] 可选的，在所述半导体器件中，所述第一开口为沟槽或通孔。
[0042]可选的，在所述半导体器件中，所述源极区与源极之间形成有自对准硅化物，所述第一开口暴露出所述自对准娃化物。
[0043]与现有技术相比，本发明提供的半导体器件及其制备方法具有以下优点:
[0044]1.在所述半导体器件及其制备方法中，在所述衬底背离所述外延层的一侧形成至少一第一开口，所述第一开口暴露出所述源极区，之后在所述第一开口中填充导电材料，形成导通所述衬底与源极区的导电塞。本发明的制备方法避免多次进行高剂量、高能量的离子注入工艺，可以有效地降低半导体器件的横向面积；并且，所述导电塞的电阻低于现有技术中下沉井的电阻，可以提高半导体器件的性能和可靠性。
[0045]2.在所述半导体器件及其制备方法中，还包括对所述衬底背离所述外延层的一侧进行减薄的步骤，减薄后的器件最薄厚度可以只比外延层的厚度多0.2微米，从而大幅降低了半导体器件的厚度，提高了器件的散热能力，降低了半导体器件在大功率工作时的结温，进一步提高了器件的性能和可靠性。
【专利附图】
【附图说明】
[0046]图1为现有技术中的射频LDMOS器件的示意图；
[0047]图2为本发明一实施例中半导体器件的制备方法的流程图；
[0048]图3至图9为本发明第一实施例中半导体器件的制备方法中器件结构的示意图；
[0049]图10至图13为本发明第二实施例中半导体器件的制备方法中器件结构的示意图；
[0050]图14至图17为本发明第三实施例中半导体器件的制备方法中器件结构的示意图。
【具体实施方式】
[0051]下面将结合示意图对本发明的半导体器件及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0052]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0053]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0054]本发明的核心思想在于，提供一种半导体器件的制备方法，包括如下步骤:
[0055]步骤S11，提供一衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极；
[0056]步骤S12，在所述衬底背离所述外延层的一侧形成至少一第一开口，所述第一开口暴露出所述源极区；
[0057]步骤S13，在所述第一开口中填充导电材料,形成导电塞。
[0058]采用上述制备方法，可以避免多次进行高剂量、高能量的离子注入工艺，可以有效地降低半导体器件的横向面积；并且，所述导电塞的电阻低于现有技术中下沉井的电阻，可以提高半导体器件的性能和可靠性。。
[0059]根据本发明的核心思想，还提供一种半导体器件，包括:
[0060]衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极；
[0061]第一开口，形成于所述衬底背离所述外延层的一侧，所述第一开口暴露出所述源极区；以及
[0062]导电材料，填充于所述第一开口中，形成导电塞。
[0063]以下列举所述半导体器件及其制备方法的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
[0064]第一实施例
[0065]在本实施例中，以制备射频LDMOS器件为例进行说明。请参阅图2_图8具体说明本发明的第一实施例，其中，图2为本发明一实施例中半导体器件的制备方法的流程图；图3至图9为本发明第一实施例中半导体器件的制备方法中器件结构的示意图。
[0066]如图2所示，首先进行步骤SI I，如图3所示，提供一衬底110，所述衬底110可以为硅衬底、锗衬底等半导体衬底，在本实施例中，所述衬底110中具有第一类型的掺杂离子，所述衬底110为重掺杂。所述衬底110的一侧形成有一外延层120，所述外延层120为第一类型的轻掺杂。所述外延层120背离所述衬底110 —侧的表面形成有至少一源极区121、漏极区122以及位于源极区121和漏极区122之间的漂移区124，所述源极区121形成于体区123内。在本实施例中，所述源极区121和漏极区122为第一类型的重掺杂，所述漂移区124为第一类型的轻掺杂，所述体区123为第二类型的轻掺杂。其中，第一类型为P型掺杂，第二类型可以为N型掺杂；或，第一类型为N型掺杂，第二类型可以为P型掺杂。
[0067]所述源极区121背离所述衬底110的一侧形成有源极131，所述漏极区122背离所述衬底110的一侧形成有漏极133，此外，所述外延层120所述衬底110的一侧还形成有栅极132，其中，所述源极131、栅极132、漏极133通过介质层130相隔绝。较佳的，所述源极区121与源极131之间形成有自对准硅化物135，所述漏极区122与漏极133之间形成有自对准硅化物136，所述栅极132与体区123之间形成有栅介质层134。此外，所述介质层130中还可以包括互连结构等，此为本领域的技术人员可以理解的，在此不作赘述。
[0068]较佳的，还包括对所述衬底110背离所述外延层120的一侧进行减薄，在本实施例中，所述减薄的步骤在所述步骤Sll和步骤S12之间。如图4所示，将所述衬底110固定在一基板150上，在本实施例中，将晶圆的正面，即所述介质层130的表面黏贴所述基板150，可以通过黏胶151将所述介质层130和所述基板150黏贴在一起，从而将所述衬底110固定在所述基板150上。其中，所述基板150可以为裸晶圆(Bare Wafer)等。
[0069]如图5所示，将所述衬底110固定后，对所述衬底110背离所述外延层120的一侧进行减薄。减薄后所述衬底110的厚度Hl较佳的为0.2μηι?20 μ m,例如1μηι、2μηι、
5μ m、10 μ m、15 μ m等等。所述衬底110的厚度Hl为0.2 μ m?20 μ m时，可以形成较好的欧姆接触，又可以有效地降低最终的半导体器件的厚度，降低了半导体器件在大功率工作时的结温，半导体提高了器件的性能和可靠性。
[0070]接着进行步骤S12，如图6所示，在所述衬底110背离所述外延层120的一侧形成至少一第一开口 160，所述第一开口 160贯穿所述衬底110，并暴露出所述源极区121。较佳的，所述第一开口 121暴露出所述自对准硅化物135，在制备所述第一开口 160时容易控制所述第一开口 160的深度，并且有利于提高所述源极131与衬底110之间的导电性。所述第一开口 160可以采用光刻-刻蚀工艺进行制备。所述第一开口 121可以为沟槽或通孔，当所述第一开口 121为沟槽时，所述第一开口 121的关键尺寸为沟槽的宽度，当所述第一开口 121为通孔时，所述第一开口 121的关键尺寸为通孔的直径。
[0071]然后进行步骤S13，在所述第一开口 160中填充导电材料，形成导电塞。在本实施例中，如图7和图8所示，依次在所述衬底110背离所述外延层120的一侧沉积一阻挡层161以及所述导电材料162，所述阻挡层161和导电材料162覆盖所述第一开口 160以及所述衬底110的表面。当然，还可以在所述阻挡层161和导电材料162之间制备一种子层，以便于在所述阻挡层161上制备所述导电材料162,所述导电材料162在所述第一开口 160内的部分形成导电塞。较佳的，所述导电材料162为铜、钨或铝等金属或合金材料，所述导电材料162的电阻低于现有技术中下沉井的电阻，有利于提高半导体器件的性能。优选的，所述导电材料162为铜，可以降低所述导电塞对所述外延层120的应力。
[0072]之后，将所述基板150与所述衬底110进行剥离，得到了本实施例的半导体器件1，如图9所示，所述半导体器件I包括衬底110，所述衬底110的一侧形成有一外延层120，所述外延层120背离所述衬底110—侧的表面形成有至少一源极区121，所述源极区121背离所述衬底110的一侧形成有源极131，所述源极区121与源极131之间形成有自对准硅化物135。所述第一开口 160形成于所述衬底110背离所述外延层120的一侧，所述第一开口160暴露出所述自对准硅化物135，所述导电材料162填充于所述第一开口 160中，形成所述导电塞。此外，所述导电材料162还覆盖所述衬底110的表面，形成背面电极。所述导电塞导通所述衬底110和源极区121，实现所述衬底110和源极区121之间的导电连通。
[0073]第二实施例
[0074]请参阅图10-图13，以说明发明的第二实施例。在图10-图13中，参考标号表示与图3-图9相同的表述与第一实施方式相同的结构。所述第二实施例的制备方法与所述第一实施例的制备方法基本相同，其区别在于:如图10所示，在所述衬底110背离所述外延层120的一侧形成第二开口 170，所述第二开口 170的特征尺寸⑶2大于所述第一开口 160的特征尺寸⑶1，所述第二开口 170的深度H3小于所述第一开口 160的深度H2，所述第二开口 170暴露所述第一开口 160。所述第二开口 170的特征尺寸⑶2大于所述第一开口 160的特征尺寸CDl,有利于将所述导电材料162填充于所述第一开口 160中，并且有利于降低所述外延层120的电阻。其中，所述第二开口 170的深度H3可以根据需要进行设置，但一般不要接触到体区123，以免影响器件的反向击穿特性。
[0075]所述第二开口 170可以为沟槽或通孔，当所述第一开口 160为通孔时，所述第二开口 170优选为通孔；当所述第一开口 160为沟槽时，所述第二开口 170优选为沟槽，此时，所述第二开口 170也可以为通孔。
[0076]所述第一开口 160和第二开口 170在制备时，可以先制备所述第一开口 160，再制备所述第二开口 170 ;也可以先制备所述第二开口 170，再制备所述第一开口 160 ;当然，还可以采用一体化(all in one)工艺，同时制备所述第一开口 160和第二开口 170,此为本领域的技术人员可以理解的，在此不作赘述。
[0077]在所述步骤S13中，如图11和图12所示，在填充所述导电材料162时，同时在所述第一开口 160和第二开口 170内填充所述导电材料162，所述第一开口 160和第二开口170内的导电材料162形成所述金属塞，用于导通所述衬底110和源极区121。
[0078]将所述基板150与所述衬底110进行剥离，得到了本实施例的半导体器件2，如图13所示，所述半导体器件2与所述半导体器件I基本相同，区别在于，在所述半导体器件2中，所述衬底110背离所述外延层120的一侧还形成有所述第二开口 170，所述第一开口160和第二开口 170内的导电材料162形成所述金属塞,用于导通所述衬底110和源极区121。
[0079]第三实施例
[0080]请参阅图14-图17,以说明发明的第二实施例。在图14-图17中，参考标号表不与图3-图9相同的表述与第一实施方式相同的结构。所述第三实施例的制备方法与所述第三实施例的制备方法基本相同，其区别在于:在所述第一开口 160中填充导电材料162的步骤包括:
[0081]在所述衬底110背离所述外延层120的一侧沉积一阻挡层161 ;并对所述阻挡层161进行研磨，去除所述外延层120表面的所述阻挡层161，保留所述第一开口 160内的所述阻挡层161，如图14所示；
[0082]在所述衬底110背离所述外延层120的一侧沉积所述导电材料162 ;并对所述导电材料162进行研磨，去除所述外延层120表面的所述导电材料162，保留所述第一开口160内的所述导电材料162，如图15所示。
[0083]在本实施例中，所述半导体器件的制备方法还包括:
[0084]在所述衬底110背离所述外延层120的一侧沉积一背面金属层141，如图16所示，所述背面金属层141形成所述背面电极。较佳的，所述背面金属层141的材料为金，金的导电性好。但是，所述背面金属层141的材料并不限于为金，还可以为铜、银、镍、钛等导电金属或合金。
[0085]将所述基板150与所述衬底110进行剥离，得到了本实施例的半导体器件3，如图17所示，所述半导体器件3与所述半导体器件I基本相同，区别在于，在所述半导体器件3中，所述导电材料162覆盖所述第一开口 160，不覆盖所述衬底110的表面。所述半导体器件3还包括一背面金属层141，所述背面金属层141形成于所述衬底110背离所述外延层120的一侧。所述背面金属层141作为背面电极，所述背面电极的材料可以与所述导电金属162的材料不同。
[0086]本发明的半导体器件以射频LDMOS器件为例进行说明，但是本领域的普通技术人员可以将本发明的制备方法应用于其他器件的制备中，只要需要将衬底将源极区导通的器件，均可以采用本发明的从背面制备金属塞的方法。
[0087]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供一衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极； 在所述衬底背离所述外延层的一侧形成至少一第一开口，所述第一开口暴露出所述源极区；以及 在所述第一开口中填充导电材料，形成导电塞。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括: 在所述衬底背离所述外延层的一侧形成第二开口，所述第二开口的特征尺寸大于所述第一开口的特征尺寸，所述第二开口的深度小于所述第一开口的深度，所述第二开口暴露所述第一开口； 在所述第二开口中填充所述导电材料。
3.如权利要求1或2所述的半导体器件的制备方法，其特征在于，在提供一衬底的步骤和在所述衬底背离所述外延层的一侧形成至少一第一开口的步骤之间，还包括: 对所述衬底背离所述外延层的一侧进行减薄。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，将所述衬底固定在一基板上，对所述衬底背离所述外延层的一侧进行减薄。
5.如权利要求3所述的半导体器件的制备方法，其特征在于，减薄后所述衬底的厚度为 0.2 μ m ?20 μ m。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一开口中填充导电材料的步骤包括: 依次在所述衬底背离所述外延层的一侧沉积一阻挡层以及所述导电材料，所述阻挡层和导电材料覆盖所述第一开口以及所述衬底的表面。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一开口中填充导电材料的步骤包括: 在所述衬底背离所述外延层的一侧沉积一阻挡层； 对所述阻挡层进行研磨，去除所述外延层表面的所述阻挡层； 在所述衬底背离所述外延层的一侧沉积所述导电材料； 对所述导电材料进行研磨，去除所述外延层表面的所述导电材料。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括: 在所述衬底背离所述外延层的一侧沉积一背面金属层。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述背面金属层的材料为金。
10.如权利要求1所述的半导体器件的制备方法，其特征在于，所述导电材料为铜、钨或铝中的一种或几种的组合。
11.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一开口为沟槽或通孔。
12.如权利要求1所述的半导体器件的制备方法，其特征在于，所述源极区与源极之间形成有自对准硅化物，所述第一开口暴露出所述自对准硅化物。
13.—种半导体器件,包括: 衬底，所述衬底的一侧形成有一外延层，所述外延层背离所述衬底一侧的表面形成有至少一源极区，所述源极区背离所述衬底的一侧形成有源极； 第一开口，形成于所述衬底背离所述外延层的一侧，所述第一开口暴露出所述源极区；以及 导电材料，填充于所述第一开口中，形成导电塞。
14.如权利要求13所述的半导体器件，其特征在于，所述衬底背离所述外延层的一侧还形成有第二开口，所述第二开口的特征尺寸大于所述第一开口的特征尺寸，所述第二开口的深度小于所述第一开口的深度，所述第二开口暴露所述第一开口，所述第二开口中填充有所述导电材料。
15.如权利要求13或14所述的半导体器件，其特征在于，所述导电材料覆盖所述第一开口以及所述衬底的表面。
16.如权利要求13或14所述的半导体器件，其特征在于，所述导电材料覆盖所述第一开口，不覆盖所述衬底的表面。
17.如权利要求16所述的半导体器件，其特征在于，所述半导体器件还包括一背面金属层，所述背面金属层形成于所述衬底背离所述外延层的一侧。
18.如权利要求17所述的半导体器件，其特征在于，所述背面金属层的材料为金。
19.如权利要求13所述的半导体器件，其特征在于，所述衬底的厚度为0.2μπι?20 μ m0
20.如权利要求13所述的半导体器件，其特征在于，所述导电材料为铜、钨或铝中的一种或几种的组合。
21.如权利要求13所述的半导体器件，其特征在于，所述第一开口为沟槽或通孔。
22.如权利要求13所述的半导体器件的制备方法，其特征在于，所述源极区与源极之间形成有自对准硅化物，所述第一开口暴露出所述自对准硅化物。
【文档编号】H01L21/28GK104183499SQ201410397812
【公开日】2014年12月3日 申请日期:2014年8月13日 优先权日:2014年8月13日
【发明者】肖胜安 申请人:武汉新芯集成电路制造有限公司