具有槽屏蔽电极结构的半导体器件的制作方法

具有槽屏蔽电极结构的半导体器件的制作方法
【专利摘要】在一个实施方式中，具有槽屏蔽电极的半导体器件的结构包括控制垫、控制浇道、屏蔽浇道和控制/屏蔽电极接触结构。该结构配置成使用单层金属来将各种部件连接在一起。在另一实施方式中，屏蔽浇道放置成从中心配置偏离。
【专利说明】具有槽屏蔽电极结构的半导体器件
[0001] 本申请是申请日为2009年11月5日、 优先权日:为2008年11月14日、申请号为 200910208845. 9,发明名称为"具有槽屏蔽电极结构的半导体器件"发明专利申请的分案申 请。
[0002] 相关申请的交叉引用
[0003] 该申请涉及具有0NS01163F1的档案号、具有共同的受让人和共同的发明人的标 题为"CONTACT STRUCTURE FOR SEMICONDUCTOR DEVICE HAVING TRENCH SHIELD ELECTRODE AND METHOD "的申请，该申请同此一起被同时提交。
[0004] 该申请涉及具有0NS01163F3的档案号、具有共同的受让人和共同的发明人的标 题为"TRENCH SHIELDING STRUCTURE FOR SEMICONDUCTOR DEVICE AND METHOD"的申请，该 申请同此一起被同时提交。

【技术领域】
[0005] 本文件通常涉及半导体器件，且尤其是涉及绝缘栅极结构（insulated gate structure)和形成方法。

【背景技术】
[0006] 金属氧化物场效应晶体管（M0SFET)器件用在很多功率转换应用例如dc-dc转换 器中。在一般的M0SFET中，栅极电极给开启和关闭控制提供适当的栅极电压的施加。作为 例子，在η型增强模式M0SFET中，当传导的η型反型层（S卩，沟道区）响应于正栅极电压的 施加而在Ρ型主体区中形成时，出现开启，该正栅极电压超过内在的阈值电压。反型层将η 型源极区连接到η型漏极区，并允许在这些区之间的多数载流子传导。
[0007] 有一类M0SFET器件，其中栅极电极在从半导体材料例如娃的主表面向下延伸的 槽中形成。此类器件中的电流主要是垂直的，且作为结果，器件单元可能更被更紧密地包 装。在所有其它都相等的情况下，这增加了载流容量，并减小了器件的导通电阻。
[0008] 在某些应用中，高频转换特征很重要，且某些设计技术用于减小电容效应，从而提 高了转换性能。作为例子，以前已知将栅极电极之下的额外电极合并在槽M0SFET器件中， 并将此额外电极连接到源电极或另一偏压源极。该额外电极常常称为"屏蔽电极"，并尤其 起作用来减小栅极到漏极电容。屏蔽电极以前也在平面M0SFET器件中使用。
[0009] 虽然屏蔽电极提高了器件性能，但仍然存在将其更有效地与其它器件结构集成的 挑战。这些挑战包括避免额外的掩蔽步骤，处理非平面状况，以及避免晶粒面积的额外消 耗。这些挑战尤其影响成本和可制造性。此外，存在提供具有屏蔽电极的器件的机会，屏蔽 电极具有最佳和更可靠的性能。
[0010] 因此，需要结构和制造方法来将屏蔽电极结构与其它器件结构有效地集成，并提 供最佳和更可靠的性能。

【专利附图】

【附图说明】
[0011] 图1示出半导体结构的第一实施方式沿图2的参考线I-Ι截取的部分横截面图；
[0012] 图2示出包括图1的结构的半导体器件的第一实施方式的顶部平面图；
[0013] 图3示出半导体器件的第二实施方式的顶部平面图；
[0014] 图4示出图2的半导体器件的一部分沿参考线IV-IV截取的部分横截面图； [0015] 图5-16示出图4的所述部分在不同制造阶段的部分横截面图；
[0016] 图17示出根据第一实施方式的接触结构的部分顶部平面图；
[0017] 图18示出根据第二实施方式的接触结构的部分顶部平面图；
[0018] 图19示出根据第三实施方式的接触结构的部分顶部平面图；
[0019] 图20示出包括屏蔽结构的第一实施方式的图2的半导体器件的部分顶部平面 图；
[0020] 图21示出图20的屏蔽结构沿参考线XXI-XXI截取的横截面图；
[0021] 图22示出包括屏蔽结构的第二实施方式的图2的半导体器件的部分顶部平面 图；
[0022] 图23示出包括屏蔽结构的第三实施方式的图2的半导体器件的部分顶部平面 图；
[0023] 图24示出图2的半导体器件的一部分的部分顶部平面图；以及
[0024] 图25示出半导体器件的另一实施方式的横截面图。
[0025] 为了说明的简洁和清楚，附图中的元件不一定按比例绘制，且不同图中相同的参 考数字通常表示相同的元件。此外，为了描述的简单而省略了公知的步骤和元件的说明与 细节。如这里所使用的载流电极（current carrying electrode)表示器件的一个元件， 该元件承载通过该器件如M0S晶体管的源极或漏极，或双极晶体管的集电极或发射极，或 二极管的阴极或阳极的电流；而控制电极表示器件的一个元件，该元件控制通过该器件如 M0S晶体管的栅极或双极晶体管的基极的电流。虽然这些器件在这里被解释为某个N沟道 器件，但本领域中的普通技术人员应该认识到，依照本发明，P沟道器件或互补器件也是可 能的。为了附图的清楚，器件结构的掺杂区被示为一般具有直线边缘和精确角度的角。但 是，本领域的技术人员应理解，由于掺杂剂的扩散和活化，掺杂区的边缘一般不是直线，并 且角可能不是精确的角。
[0026] 此外，本描述的结构可体现蜂窝基础设计（cellular base design)(其中主体区 是多个不同且分离的蜂窝或带状区）或单一基础设计（single base design)(其中主体区 是以延长的图案形成的单一区，一般呈蛇形图案或具有连接的附属部分的中央部分）。然 而，为了容易理解，本描述的一个实施方式在整个说明书中被描述为蜂窝基础设计。应理 解，意图是本公开包括蜂窝基础设计和单一基础设计。

【具体实施方式】
[0027] 通常，本描述涉及具有多个控制电极和多个屏蔽电极的半导体器件配置。多个控 制电极使用控制接触结构、控制垫和控制烧道（control runner)连接在一起。多个屏蔽电 极使用屏蔽电极烧道（shield electrode runner)连接在一起。在一个实施方式中，该配 置利用单金属层来实现各种连接，并将屏蔽电极接触放置在从器件的中央部分偏离的位置 中。
[0028] 图1示出具有屏蔽电极21的半导体器件或单元10的部分横截面图。该横截面例 如沿着从图2所示的器件20的有源区204起的参考线I-Ι截取。在该实施方式中，器件10 包括M0SFET结构，但应理解，该描述也适用于绝缘栅极双极晶体管（IGBT)、M0S闸控晶闸管 等。
[0029] 器件10包括半导体材料区、半导体材料或半导体区11，其包括例如具有在从大约 0. 001ohm-cm到大约0. 005ohm-cm的范围内的电阻系数的η型娃衬底12。衬底12可掺杂 有磷或砷。在所示实施方式中，衬底12为器件10提供漏极接触或第一载流接触。半导体 层、漂移区或延伸的漏极区14在衬底12中或上形成或覆盖在衬底12上。在一个实施方式 中，使用传统的外延生长技术形成半导体层14。可选地，使用传统的掺杂和扩散技术形成半 导体层14。在适合于50伏器件的实施方式中，半导体层14是具有大约1. OxlO16原子/cm3 的掺杂剂浓度的η型，并具有从大约3微米到大约5微米的厚度。半导体层14的厚度和掺 杂剂浓度根据器件10的期望漏极到源极击穿电压（BV DSS)率来增加或减小。应理解，其它材 料可用于半导体材料11或其包括硅锗、硅锗碳、掺碳硅、碳化硅等的部分。此外，在可选实 施方式中，衬底12的传导类型转换为与半导体层14的传导类型相反，以形成例如IGBT实 施方式。
[0030] 器件10还包括从半导体材料11的主表面18延伸的主体、底部、PHV或掺杂区31。 主体区31具有与半导体层14的传导类型相反的传导类型。在本例中，主体区31是p型传 导性。主体区31具有适合于形成反型层的掺杂剂浓度，反型层作为器件10的传导沟道或 沟道区45操作。主体区31从主表面18延伸到例如从大约0. 5微米到大约2. 0微米的深 度。η型源极区、电流传导区或载流区33在主体区31内或中形成或覆盖在主体区31上，并 从主表面18延伸到例如从大约0. 1微米到大约0. 5微米的深度。ρ型主体接触或接触区 36可在主体区31中形成，并配置成向主体区31提供较低的接触电阻。
[0031] 器件10进一步包括槽控制、槽栅极或槽结构19,其在实质上垂直的方向上从主表 面18延伸。可选地，槽控制结构19或其部分具有锥形形状。槽结构19包括在半导体层14 中形成的槽22。例如，槽22具有从大约1. 5微米到大约2. 5微米或更深的深度。在一个实 施方式中，槽22 -直延伸而通过半导体层14进入衬底12中。在另一实施方式中，槽22在 半导体层14内终止。
[0032] 无源层、绝缘层、场绝缘层或区24在槽22的下部分上形成，并包括例如氧化物、氮 化物、其组合等。在一个实施方式中，绝缘层24是氧化硅并具有从大约0. 1微米到大约0. 2 微米的厚度。绝缘层24可以在厚度上是一致的或为可变的厚度。此外，层24的厚度可根 据期望的漏极到源极击穿电压（BV DSS)变化。在槽22的实质上位于中央的下部分中形成覆 盖在绝缘层24上的屏蔽电极21。在一个实施方式中，屏蔽电极21包括可被掺杂的多晶半 导体材料。在另一实施方式中，屏蔽电极21可包括其它传导材料。在下面描述的接触结构 实施方式中，槽22在接触结构区域中的部分具有也沿着上侧壁部分的绝缘层24。
[0033] 无源、电介质或绝缘层26沿着槽22的上侧壁部分形成，并配置为栅极电介质区或 层。作为例子，绝缘层26包括氧化物、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、其组合等。 在一个实施方式中，绝缘层26是氧化硅，并具有从大约0. 01微米到大约0. 1微米的厚度。 在一个实施方式中，绝缘层24比绝缘层26厚。形成覆盖在屏蔽电极21上的无源、电介质 或绝缘层27,且在一个实施方式中，绝缘层27具有在绝缘层24和绝缘层26的厚度之间的 厚度。在一个实施方式中，绝缘层27具有大于绝缘层26的厚度的厚度，这提高了氧化物击 穿电压性能。
[0034] 槽结构19进一步包括控制电极或栅极电极28,其形成为覆盖在绝缘层26和27 上。在一个实施方式中，栅极电极28包括掺杂的多晶半导体材料，例如掺杂有η型掺杂剂 的多晶硅。在一个实施方式中，槽结构19进一步包括邻近栅极电极28或其上表面形成的 金属或硅化物层29。层29配置成减小栅极电阻。
[0035] 层间电介质（ILD)、电介质、绝缘或无源层41形成为覆盖在主表面18上并在槽结 构19之上。在一个实施方式中，电介质层41包括氧化娃并具有从大约0. 4微米到大约1. 0 微米的厚度。在一个实施方式中，电介质层41包括掺杂有磷或硼的沉积的氧化硅以及磷。 在一个实施方式中，电介质层41被平面化，以提供更均匀的表面状况，这提高了可制造性。
[0036] 传导区或插塞43通过在电介质层41和半导体层14的部分中的开口或通孔形成， 以通过接触区36提供与源极区33和主体区31的电接触。在一个实施方式中，传导区43 是传导插塞或插塞结构。在一个实施方式中，传导区43包括传导屏障结构或衬板加传导填 充材料。在一个实施方式中，屏障结构包括金属/金属氮化物配置，例如钛/氮化钛等。在 另一实施方式中，屏障结构进一步包括金属硅化物结构。在一个实施方式中，传导填充材料 包括钨。在一个实施方式中，传导区43被平面化，以提供更均匀的表面状况。
[0037] 传导层44形成为覆盖在主表面18上，且传导层46形成为覆盖在半导体材料11 的与主表面18相对的表面上。传导层44和46配置成提供器件10的各个器件部件和下一 级组件之间的电连接。在一个实施方式中，传导层44是钛/氮化钛/铝铜等，并配置为源 电极或端子。在一个实施方式中，传导层46是可软焊的金属结构，例如钛镍银、铬镍金等， 并配置为漏电极或端子。在一个实施方式中，形成覆盖在传导层44上的另一无源层（未示 出）。在一个实施方式中，屏蔽电极21 (在另一平面内）连接到传导层44,以便当器件10 在使用中时屏蔽电极21配置为处于与源极区33相同的电势。在另一实施方式中，屏蔽电 极21配置成被独立地偏压。
[0038] 在一个实施方式中，如下地进行器件10的操作。假定源电极（或输入端子）44和 屏蔽电极21在零伏的电势Vs下操作，栅极电极28接收大于器件10的传导阈值的2. 5伏 的控制电压Ve，而漏极电极（或输出端子）46在5. 0伏的漏极电势VD下操作。Ve和Vs的值 使主体区31颠倒相邻的栅极电极28以形成沟道45,其将源极区33电连接到半导体层14。 器件电流I DS从漏电极46流出并途经源极区33、沟道45和半导体层14,到达源电极44。在 一个实施方式中，IDS大约为1. 〇安培。为了将器件10转换成关闭状态，小于器件10的传 导阈值的控制电压\被施加到栅极电极28 (例如，Ve〈2. 5伏）。这移除了沟道45,且IDS不 再流经器件10。
[0039] 屏蔽电极21配置成控制主体区31和半导体层14之间的耗尽层的宽度，这增加了 源极到漏极击穿电压。此外，屏蔽电极21帮助减小器件10的栅极到漏极电荷。另外，因为 与其它结构相比，有栅极电极28与半导体层14的较少叠盖，所以，器件10的栅极到漏极电 容减小了。这些特征增强了器件10的开关特性。
[0040] 图2示出包括图1的器件10的半导体器件、晶粒或管芯20的顶部平面图。为了 透视，图2通常在图1所示的半导体材料11的主表面18处向下看。在该实施方式中，器件 20由晶粒边缘51限制，当以晶片形式时，其可为用于将管芯20与其它器件分开的划线的中 心。器件20包括控制垫、栅极金属垫或栅极垫52,其配置成通过栅极金属浇道（gate metal runner)或栅极烧道或进料槽（feed) 53、54和56电接触栅极电极28 (图1中示出）。在该 实施方式中，栅极金属垫52放置在器件20的角部分238中。在一个实施方式中，栅极浇道 54与器件20的边缘202相邻，且栅极浇道56与器件20的另一边缘201相邻，边缘201与 边缘202相对。在一个实施方式中，槽22在从边缘201到边缘202的方向上延伸。在一个 实施方式中，器件20的中央部分203没有任何栅极浇道。也就是说，在一个实施方式中，栅 极浇道只放置在器件20的外围或边缘部分中。
[0041] 在该实施方式中配置为源极金属层的传导层44在器件20的有源部分204和206 上形成。在一个实施方式中，传导层44的部分444包围在栅极浇道54的端部部分541周 围。传导层44的部分446包围在栅极烧道56的端部部分561周围，并被表不为结构239。 结构239进一步在图24中更详细地示出。传导层44进一步配置成形成屏蔽电极接触、浇 道或进料槽64和66,其在该实施方式中提供与屏蔽电极21的接触。在此配置中，传导层 44连接到屏蔽电极21。在上述包围在周围的配置中，传导层44、部分444和446、屏蔽电极 浇道64和66以及栅极浇道54和56在同一平面中，且彼此不叠盖。该配置提供了单个金 属层的使用，这简化了制造。
[0042] 在一个实施方式中，屏蔽电极烧道66放置在器件20的边缘201和栅极烧道56之 间，而屏蔽电极浇道64放置在器件20的边缘202和栅极浇道54之间。在一个实施方式 中，在屏蔽接触区、接触区或带67中产生与屏蔽电极21的额外的接触，其将器件20的有源 区分成部分204和206。接触区67是器件20上的另一位置，在该位置产生传导层44和屏 蔽电极21之间的接触。接触区67配置成将栅极电极28分成在器件20内的两个部分。这 两个部分包括从栅极浇道54提供的一个部分和从栅极浇道56提供的另一部分。在此配置 中，栅极电极材料28缺乏接触区67。也就是说，栅极电极28不通过接触区67。
[0043] 在将栅极垫52放置在器件20的角（例如，角23)中的实施方式中，栅极电阻的效 应可最佳地分布在器件20内的接触区67的整个选定或预定布置中。该预定布置提供更均 匀的开关特性。在一个实施方式中，接触区67从中心203偏移，以便与边缘201相比，接触 区67更接近于边缘202,且栅极垫52位于与边缘201相邻的角部分238中。也就是说，接 触区67放置成更接近于与栅极垫52被放置的角和边缘相对的边缘。该配置减小了在有源 区206中的栅极电极28的长度，并增加了在有源区204中的栅极电极28的长度，这提供了 栅极电阻负载的更有效的分布。
[0044] 在一个实施方式中，接触区67置于器件20上的偏移位置中，以将有源区206中的 栅极电阻减小栅极浇道53的电阻的大约一半，并将有源区204中的栅极电阻增加栅极浇道 53的电阻的大约一半。该实施方式中，有源区206的栅极电阻由下式给出：
[0045] 2RgFET2(l6+R53_ (R53/2)
[0046] 其中，RgFET2Q6是当接触区67置于器件20的中心时有源区206中的栅极电极28的 电阻，而R 53是金属浇道53的电阻。有源区204的栅极电阻由下式给出：
[0047] 2RgFET204+R53/2
[0048] 其中，RgFET2Q4是当接触区67置于器件20的中心时有源区204中的栅极电极28的 电阻。这是最佳化栅极电阻的分布的接触区域67的预定布置的例子。
[0049] 在另一实施方式中，屏蔽接触区67是用于产生与屏蔽电极21的接触的唯一的屏 蔽接触，并置于器件20的内部部分中。也就是说，在该实施方式中，不使用屏蔽电极浇道64 和66。该实施方式例如在转换速度不重要时是适当的，但其中期望屏蔽电极的resurf效 应。在一个实施方式中，屏蔽接触区67置于器件20的中心。在另一实施方式中，屏蔽接触 区67放置成从器件20的中心偏离。在这些实施方式中，屏蔽接触区67提供与槽22中或 内部的屏蔽电极21的接触，而控制电极浇道54和56产生与在边缘201和202附近的槽22 中或内部的控制电极28的接触。该实施方式进一步节省了器件20内的空间。在另一实施 方式中，控制电极28延伸并叠盖在主表面18上，且控制电极浇道54和56产生与槽22外 部的控制电极的接触。
[0050] 图3是半导体器件、晶粒或管芯30的另一实施方式的顶视图。在该实施方式中， 类似于器件20,栅极垫52置于器件30的角部分238中。器件30类似于器件20,除了栅极 浇道54和56配置成降低栅极电阻的从左到右的不一致性。在一个实施方式中，栅极浇道 56在实质上中央的位置562处通向、连接或链接到额外的栅极浇道560。栅极浇道560接 着连接到有源区204中的栅极电极28 (在图1中示出）。在另一实施方式中，栅极浇道54 在实质上中央的位置542处通向、连接或链接到栅极浇道540。栅极浇道540接着连接到有 源区206中的栅极电极28 (在图1中示出）。应理解，栅极浇道54和56中的一个或两个能 够以这样的方式配置。此外，如果被使用，则屏蔽接触区67可如图2所示的那样在器件30 中偏移。在一个实施方式中，屏蔽电极烧道66置于栅极烧道56和560与边缘201之间，而 屏蔽电极浇道64置于栅极浇道54和540与边缘202之间。图3的栅极浇道配置也可用在 不包括屏蔽电极的器件中，以减小栅极电阻的从左到右的不一致性。
[0051] 图4示出在图2中沿参考线IV-IV截取的栅极/屏蔽电极接触结构、连接结构或 接触结构或区40的放大的横截面图。通常，结构40是在栅极电极28与栅极浇道54和56 之间产生接触以及在屏蔽电极21与屏蔽电极浇道64和66之间产生接触的接触区。在以 前已知的栅极/屏蔽电极接触结构中，多晶硅或其它传导材料的双重堆栈（double stack) 置于在器件的外围或场区域中的衬底的主表面的顶部上，以便能够产生接触。材料的这样 的双重堆栈可对表面状况增加超过1. 2微米的厚度。主表面上的材料的双重堆栈产生了一 些问题，其包括非平面的表面状况，这影响随后的光刻步骤和可制造性。这些以前已知的结 构也增加了晶粒尺寸。
[0052] 结构40配置成尤其处理以前已知的器件的双重多晶硅堆栈问题。特别地，屏蔽电 极21的上表面210和栅极电极28的上表面280都在半导体材料11的主表面18之下凹进， 以便在槽22内或直接在其内部产生与屏蔽电极21和栅极电极28的接触。也就是说，在一 个实施方式中，栅极电极28和屏蔽电极21在主表面18上不重叠或延伸。传导结构431将 栅极浇道56连接到栅极电极28,而传导结构432将屏蔽电极浇道66连接到屏蔽电极21。 传导结构431和432类似于结合图1描述的传导结构43。结构40使用平面化的电介质层 41和平面化的传导结构431和432来提供更平坦的表面状况。该结构在功率器件技术中实 现亚微米级光刻和全局平面化。此外，该配置使传导层44的部分444能够包围在栅极浇道 54的端部部分541周围（如图2所示），以及使部分446能够包围在栅极浇道56的端部部 分561周围（如图2所示），并且在不消耗太多晶粒面积的情况下这么做。
[0053] 在另一实施方式中，屏蔽电极21叠盖在主表面18上，且在那里产生与屏蔽电极21 的接触，同时栅极电极28保持在槽22内，而不叠盖住屏蔽层21的上表面210或主表面18， 且在槽22内或上产生与栅极电极28的接触。该实施方式在图25中示出，图25是结构401 的横截面图，结构401类似于结构40,除了屏蔽电极21叠盖住主表面18,如上所述。在该 实施方式中，屏蔽电极21和传导层44包围在端部部分541和561 (在图2中示出）周围， 且源极金属44通过电介质层41中的开口产生与屏蔽电极21的接触。
[0054] 结构40的另一特征是绝缘层24和27,其比绝缘层26 (在图1中示出）厚，甚至在 屏蔽电极21接近主表面18的地方过多地围绕屏蔽电极21。在以前已知的结构中，较薄的 栅极氧化物在场或外围区域中将栅极电极与屏蔽电极分开。在以前已知的结构中，氧化物 在产生两个栅极屏蔽定线的顶部表面到槽界面处较薄。然而，栅极或屏蔽氧化物变薄的这 样的结构容易受到氧化物击穿和器件故障。结构40通过使用较厚的绝缘层24和27减小 了这种易感性。该特征进一步在图17-18中示出。
[0055] 现在转到作为部分横截面图的图5-16,描述了制造图4的结构40的方法。应理 解，用于形成结构40的处理步骤可为与用于形成图1的器件10以及图20-23所述的屏蔽 结构相同的步骤。图5示出在早期制造步骤的结构40。电介质层71在半导体材料11的主 表面18上形成。在一个实施方式中，电介质层71是氧化层，例如低温沉积的氧化硅，并具 有从大约0. 25微米到大约0. 4微米的厚度。接着，掩蔽层例如图案化的光致抗蚀层72在 电介质层71上形成，然后电介质层71被图案化以提供开口 73。在该实施方式中，开口 73 相应于用于形成槽22的很多槽开口之一。电介质层71的未掩蔽部分接着使用传统技术被 移除，然后层72被移除。
[0056] 图6示出在槽22之一被蚀刻到半导体层14中之后的结构40。为了透视，该视图 平行于槽22在器件20和30上延伸的方向。也就是说，在图6中，槽22从左到右延伸。作 为例子，使用具有碳氟化合物化学性质的等离子蚀刻技术来蚀刻槽22。在一个实施方式中， 槽22具有大约2. 5微米的深度，且电介质层71的一部分在用于形成槽22的过程期间被移 除。在一个实施方式中，槽22具有大约0. 4微米的宽度，并可逐渐变细或向外张开到0. 6 微米，其中形成例如传导结构431和432,以将栅极电极28和屏蔽电极21分别电连接到栅 极烧道54或56和屏蔽电极烧道56或66。槽22的表面可在其形成之后使用传统技术被清 洁。
[0057] 图7示出在额外的处理之后的结构40。具有大约0.1微米厚度的牺牲氧化层形 成为覆盖在槽22的表面上。该过程配置成与槽22的下部分比较朝着槽22的顶部提供更 厚的氧化物，这在槽中安排了斜坡。该过程也移除了损坏，并沿着槽22的下表面形成曲线。 接着，牺牲氧化层和电介质层71被移除。绝缘层24接着在槽22的表面上形成。作为例 子，绝缘层24是氧化硅，并具有从大约0. 1微米到大约0. 2微米的厚度。多晶半导体材料 层接着被沉积而覆盖在主表面18上并在槽22内。在一个实施方式中，多晶半导体材料包 括多晶硅并掺杂有磷。在一个实施方式中，多晶硅具有从大约〇. 45微米到大约0. 5微米的 厚度。在一个实施方式中，多晶硅在升高的温度下退火，以减少或消除任何空隙。多晶硅接 着被平面化以形成区215。在一个实施方式中，使用化学机械平面化处理来平面化多晶硅， 该处理对多晶硅是优先选择的。区215被平面化成绝缘层24的部分245,绝缘层24配置为 阻挡层。
[0058] 图8示出在随后的处理之后的结构40。掩蔽层（未示出）形成为覆盖在结构40 上并被图案化以保护区215的将不被蚀刻的那些部分，例如部分217。区215的被暴露部分 接着被蚀刻，以便被蚀刻的部分在主表面18之下凹进而形成屏蔽电极21。在一个实施方式 中，区215在主表面18之下被蚀刻到大约0.8微米。在一个实施方式中，选择性的各向同 性蚀刻用于该步骤。各向同性蚀刻进一步提供圆形部分216,其中屏蔽电极21转变成部分 217,部分217朝着主表面18向上延伸。该步骤进一步从槽22的上表面的被暴露部分清除 多晶半导体材料。可接着移除任何其余的掩蔽材料。在一个实施方式中，绝缘层24的部分 245被暴露给蚀刻剂以减小其厚度。在一个实施方式中，移除大约0.05微米。接着，从屏蔽 电极21移除额外的多晶材料，以便包括部分217的屏蔽电极21的上表面210在主表面18 之下凹进，如图9所示。在一个实施方式中，移除大约0. 15微米的材料。
[0059] 图10示出在更进一步的处理之后的结构40。绝缘层24的一部分被移除，其中屏 蔽电极21的部分217凹进。这形成氧化物短柱结构247,其配置成在随后的处理步骤期间 减小应力效应。在氧化物短柱结构247形成之后，氧化层（未示出）形成为覆盖在屏蔽电 极21和槽22的上表面上。在一个实施方式中，使用热氧化硅生长过程，其使覆盖在屏蔽电 极21上的较厚的氧化物生长，因为屏蔽电极21是多晶材料和沿着槽22的被暴露侧壁的较 薄的氧化物，因为这些侧壁实质上是单晶半导体材料。在一个实施方式中，氧化硅生长并在 槽22的侧壁上具有大约0. 05微米的厚度。该氧化物有助于使屏蔽电极21的上表面平滑。 该氧化物接着从槽22的侧壁移除，同时留下氧化物的覆盖在屏蔽电极21上的那一部分。接 着，形成覆盖在槽22的上侧壁上的绝缘层26,这也增加了已经覆盖在屏蔽电极21上或在 屏蔽电极21上形成的电介质材料的厚度，以在其上形成绝缘层27。在一个实施方式中，氧 化硅生长，以形成绝缘层26和27。在一个实施方式中，绝缘层26具有大约0. 05微米的厚 度，且绝缘层27具有大于大约0. 1微米的厚度。
[0060] 图11示出在形成覆盖在主表面18上的多晶半导体材料之后的结构40。在一个实 施方式中，使用掺杂的多晶娃，磷为适当的掺杂剂。在一个实施方式中，大约〇. 5微米的多 晶硅沉积而覆盖在主表面18上。在一个实施方式中，多晶硅接着在升高的温度下退火，以 移除任何空隙。接着使用传统技术移除任何表面氧化物，且多晶硅接着被平面化以形成栅 极电极28。在一个实施方式中，使用化学机械平面化，氧化物覆盖在主表面18上，提供阻挡 层。
[0061] 接着，栅极电极28经受蚀刻处理，以使主表面18之下的上表面280凹进，如图12 所示。在一个实施方式中，干燥蚀刻用于使具有相对于多晶硅和氧化硅选择的化学性质的 上表面280凹进。在一个实施方式中，氯化学性质、溴化学性质或这两种化学性质的混合用 于此步骤。使用该蚀刻步骤来从部分217的表面210上的氧化层移除多晶半导体是方便的， 以便当硅化物层用在栅极电极28上时，它不在表面210上形成，这将在随后的处理步骤中 复杂化屏蔽电极21的接触。
[0062] 图13示出在形成覆盖在表面280上的硅化物层29之后的结构40。在一个实施方 式中，硅化物层29是钛。在另一实施方式中，硅化物层29是钴。在进一步的实施方式中， 自对准的硅化物（salicide)处理用于形成层29。例如，在第一个步骤中，从主表面280移 除任何残留氧化物。然后，钛或钴沉积而覆盖在结构40上。接着，低温快速热步骤（大约 650摄氏度）用于使金属和被暴露的多晶半导体材料起反应。结构40接着在选择的蚀刻剂 中被蚀刻，以仅移除未反应的钛或钴。高温（大于约750摄氏度）下的第二快速热步骤接 着用于稳定化膜并降低其电阻系数，以形成层29。
[0063] 在下一序列的步骤中，形成覆盖在结构40上的ILD 41，如图14所示。在一个实 施方式中，使用大气压化学气相沉积来沉积掺入氧化硅的大约〇. 5微米的磷。接着，基于大 约0. 5微米的硅烷的等离子增强型化学气相沉积氧化物在掺杂有磷的氧化物上形成。氧化 层接着使用例如化学机械平面花被平面化回大约0.7微米的最终厚度，以形成ILD 41。在 图14中，绝缘层27和短柱247显示为不再在ILD 41内，因为在该实施方式中它们都包括 氧化物，但应理解，它们可存在于最终结构中。
[0064] 图15示出在槽开口 151和152已经在ILD 41中形成以暴露硅化物层29和屏蔽 电极21的一部分之后的结构40。传统的光刻和蚀刻步骤用于形成开口 151和152。接着， 屏蔽电极21的被暴露部分进一步被蚀刻以使表面210之下的部分217的部分凹进。
[0065] 接着，传导结构或插塞431和432分别在开口 151和152内形成，如图16所示。在 一个实施方式中，传导结构431和432是钛/氮化钛/钨插塞结构，并使用传统技术形成。 在一个实施方式中，使用例如化学机械平面化来平面化传导结构431和432,所以ILD 41以 及传导结构431和432的上表面更均匀。其后，传导层形成为覆盖在结构40上并被图案化， 以形成传导栅极浇道56、屏蔽电极浇道66和源极金属层44,如图4所示。在一个实施方式 中，传导层44是钛/氮化钛/铝铜等。该实施方式的特征是，相同的传导层用于形成源电 极44、栅极烧道54和65,以及屏蔽电极56和66,如图2所不。此夕卜，传导层46相邻于衬底 12形成，如图4所示。在一个实施方式中，传导层46是可软焊的金属结构，例如钛镍银、铬 镍金等。
[0066] 图17是根据第一实施方式的接触或连接结构170的部分顶部平面图，接触或连 接结构170配置成提供用于在槽22内或内部产生与栅极电极28和屏蔽电极21的接触的 接触结构。也就是说，结构170配置成使得与栅极电极28和屏蔽电极21的传导接触可在 槽22内部或内产生。为了透视，连接结构170是没有传导栅极浇道56、屏蔽电极浇道66、 传导结构431和432以及ILD 41的结构40的顶视图的一个实施方式。该视图也显示与栅 极电极28相邻的绝缘层26,如图1所示。此外，该视图显示该实施方式的一个优点。特别 是，连接结构170中的屏蔽电极21被比绝缘层26厚的绝缘层24和27围绕。此特征减小 了以前已知的结构的氧化物击穿问题，这提供了更可靠的器件。在该实施方式中，结构170 是带状形状，且在较宽或张开的部分171内产生与栅极电极28和屏蔽电极21的接触。当 结构170接近例如器件的有源区时，结构170接着逐渐变细为较窄的部分172。如图17所 示，栅极电极28在张开的部分171中具有比张开部分171内屏蔽电极21的宽度176宽的 宽度174。在该实施方式中，槽22的端部部分173以屏蔽电极21终止，屏蔽电极21被比绝 缘层或栅极电介质层26厚的绝缘层24和27包围。在一个实施方式中，端部部分173相邻 于或接近于图2和3所示的器件20或器件30的边缘201或边缘202。
[0067] 图18是根据第二实施方式的接触连接结构180的部分顶部平面图，接触连接结 构180配置成提供用于在槽22内或内部产生与栅极电极28和屏蔽电极21的接触的接触 结构。也就是说，结构180配置成使得与栅极电极28和屏蔽电极21的传导接触可在槽22 内部或内产生。在该实施方式中，结构180包括薄带状部分221和比带状部分221宽的张 开部分222。在该实施方式中，张开部分222提供用于产生与屏蔽电极21的接触的较宽的 接触部分。结构180进一步包括比带状部分221宽的另一单独的张开部分223,用于产生 与栅极电极28的接触。像结构170 -样，屏蔽电极21被比绝缘层26厚的绝缘层24和27 包围。在一个实施方式中，屏蔽电极21包括在带状部分221内的窄部分211和在张开部分 222内的较宽的部分212。在该实施方式中，绝缘层24在张开部分222内，并进一步延伸到 薄带状部分221中。在该实施方式中，绝缘层26仅在薄带状部分221和张开部分223内。 在该实施方式中，槽22的端部部分183以屏蔽电极21终止，屏蔽电极21被较厚的绝缘层 24和27包围。在一个实施方式中，端部部分183相邻于或接近于图2和3所示的器件20 或器件30的边缘201或边缘202。
[0068] 图19是根据第三实施方式的接触或连接结构190的部分顶部平面图，接触或连接 结构190配置成提供用于在槽22内或内部产生与栅极电极28和屏蔽电极21的接触的接 触结构。也就是说，结构90配置成使得与栅极电极28和屏蔽电极21的传导接触可在槽22 内部或内产生。在该实施方式中，槽22包括薄带状部分224和比带状部分224宽的张开部 分226。在该实施方式中，张开部分226提供用于产生与栅极电极28和屏蔽电极21的接触 的较宽的接触部分。屏蔽电极21被比绝缘层26厚的绝缘层24和27包围。在一个实施方 式中，栅极电极28包括在带状部分224内的窄部分286和在张开部分226内的较宽的部分 287。在该实施方式中，绝缘层26在薄带状部分224内，并进一步延伸到张开部分226中。 在该实施方式中，较厚的绝缘层24和27仅在张开部分224内。在一个实施方式中，屏蔽电 极21仅在张开部分226中。应理解，结构170、180和190的组合或单独的结构170、180和 190可用在具有器件20和30的结构40中。在该实施方式中，槽22的端部部分193以屏 蔽电极21终止，屏蔽电极21被较厚的绝缘层24和27包围。在一个实施方式中，端部部分 193相邻于或接近于图2和3所示的器件20或器件30的边缘201或边缘202。
[0069] 现在转到图20-23,描述了各种屏蔽结构实施方式。图20示出根据第一实施方式 的槽屏蔽结构261的部分顶部平面图。屏蔽结构261适合于用在例如器件20和30上，并使 用用于形成前面描述的器件或单元10和结构40的处理步骤来方便地形成。屏蔽结构261 是屏蔽结构的实施方式，其在栅极垫52之下或下面至少部分地延伸，以从半导体层14更好 地隔离或绝缘栅极垫52。结构261包括至少部分地在栅极垫52下面形成的多个槽229。槽 229与槽22同时方便地形成。槽229的部分以虚线示出，以说明它们在栅极垫52和屏蔽电 极烧道66下面。
[0070] 图21是结构261的沿图20的参考线XXI-XXI截取的部分横截面图，如在图21中 进一步示出的，在结构261中，槽229每个顺着绝缘层24排列并包括屏蔽电极21。然而，在 结构261的一个实施方式中，槽229不包含任何栅极电极材料28。也就是说，在该实施方 式中，结构261不包括任何栅极或控制电极。如图20所示，屏蔽电极21连接到屏蔽电极浇 道66,且在一个实施方式中电连接到源极金属44。在本实施方式的另一特征中，ILD 41从 栅极垫52分离屏蔽电极21，且在栅极垫52和结构261之间没有覆盖在主表面18上的其它 介入的多晶层或其它传导层。也就是说，结构261配置成从半导体区11更好地隔离栅极垫 52,而不添加覆盖在主表面上的更多的屏蔽层，如在以前已知的器件中使用的。该配置有助 于减小栅极到漏极电容，并在没有额外的掩蔽和/或处理步骤的情况下这么做。在一个实 施方式中，在结构261中，相邻的槽229之间的间隔88小于大约0. 3微米。在另一实施方 式中，间隔88小于槽22的深度89(在图21中示出）的一半，以提供最佳的屏蔽。在一个 实施方式中，发现与1. 5微米的间隔88相比，大约0. 3微米的间隔88能提供栅极到漏极电 容的大约15%的减小。在结构261的一个实施方式中，槽229和屏蔽电极21不是自始至终 通过栅极垫52下面。在另一实施方式中，结构261和屏蔽电极21自始至终通过栅极垫52。 在又一实施方式中，栅极垫52在栅极垫52的边缘部分521处接触栅极电极28,如图20所 /_J、1 〇
[0071] 图22示出根据第二实施方式的槽屏蔽结构262的部分顶部平面图。结构262类 似于结构261，除了结构262放置成通过栅极垫52和栅极浇道53之下或下面的多个槽229 和屏蔽电极21，以从半导体层14进一步隔离栅极垫52和栅极浇道53。在结构262的一个 实施方式中，在如图22所示的屏蔽电极浇道64和66处产生与屏蔽电极21的接触，屏蔽电 极浇道64和66进一步连接到源极金属44。结构262配置成从半导体区11更好地隔离栅 极垫52和栅极浇道53。在结构262中，槽229的一部分自始至终通过栅极垫52或通过在 栅极垫52的至少一部分下面。也就是说，在一个实施方式中，至少一个槽229从栅极垫52 的至少一个边缘或侧面延伸到栅极垫52的另一相对的边缘。
[0072] 图23示出根据第三实施方式的槽屏蔽结构263的部分顶部平面图。结构263类 似于结构261，除了结构263放置成通过栅极垫52和栅极浇道56的至少一部分之下或下面 的多个槽229和屏蔽电极21。在一个实施方式中，槽229和屏蔽电极21的在栅极浇道56 之下的那一部分自始至终通过栅极浇道56之下或经过栅极浇道56。在另一实施方式中， 槽229和屏蔽电极21的在栅极浇道56之下的那一部分只在栅极浇道56之下经过一部分。 在另一实施方式中，栅极烧道56的一部分在边缘部分568处产生与栅极电极28的接触，如 图23所示。结构263配置成从半导体层14更好地隔离栅极垫52和栅极浇道56的至少一 部分。应理解，结构261、262和263之一或组合可用在例如器件20和30上。
[0073] 图24示出来自图2所示的器件20的结构239的部分顶部平面图。如图24所示， 传导层44包括部分446,其包围在栅极浇道56的端部561周围，并连接到屏蔽电极浇道66， 在屏蔽电极浇道66中，产生与屏蔽电极21的接触。图24进一步示出槽22和栅极电极28 的位置的例子，在该位置处，产生栅极浇道56和栅极电极28之间的接触。此外，图24示出 槽22,槽22具有带状形状，并在从有源区到接触区的方向上延伸，传导层44位于有源区， 栅极浇道56和屏蔽浇道66位于接触区。应理解，图17、18和19的连接结构可单独地或组 合地用于结构239。结构239进一步示出提供一个金属层的使用以连接不同结构的实施方 式。
[0074] 总之，描述了一种具有屏蔽电极的半导体器件的结构。该结构包括控制垫、控制浇 道、屏蔽浇道和控制/屏蔽电极接触结构。该结构配置成使用单层金属来将各种部件连接 在一起，这提高了可制造性。在另一实施方式中，屏蔽浇道放置成从中心配置偏离，以提高 性能。
[0075] 虽然参考其中的特定实施方式描述和示出了本发明，但并不表明本发明被限制到 这些例证性的实施方式。本领域技术人员应认识到，可进行更改和变形，而不偏离本发明的 实质。因此，意图是本发明包括落在所附权利要求的范围内的所有这样的变形和更改。
【权利要求】
1. 一种半导体器件结构，其包括： 半导体材料区，其具有主表面以及第一边缘和相对的第二边缘； 槽，其在从所述第一边缘到所述第二边缘的第一方向上延伸； 屏蔽电极，其在所述槽中形成； 与所述屏蔽电极接触的第一接触，所述第一接触相邻于所述第一边缘而形成； 与所述屏蔽电极接触的第二接触，所述第二接触相邻于所述第二边缘而形成；以及 与所述屏蔽电极接触的第三接触，所述第三接触从沿着所述第一方向的所述半导体器 件结构的中心偏离，以便所述第三接触更接近所述第一边缘而不是更接近所述第二边缘。
2. 如权利要求1所述的结构，其进一步包括在所述槽中形成的第一栅极电极，所述第 一栅极电极相邻于所述第一边缘而延伸并在所述第三接触之前终止。
3. 如权利要求2所述的结构，其进一步包括第一栅极浇道，所述第一栅极浇道与相邻 于所述第一边缘的所述第一栅极电极接触，其中，所述第一栅极浇道具有第一端部部分，且 其中，所述第一接触进一步包围在所述第一端部部分周围。
4. 一种半导体器件结构，其包括： 半导体材料区，其具有主表面、第一边缘和相对的第二边缘以及内部部分； 槽，其在从所述第一边缘到所述第二边缘的第一方向上延伸； 屏蔽电极，其在所述槽中形成； 控制电极，其在所述槽的一部分中形成并延伸到所述第一边缘； 第一接触，其与相邻于所述第一边缘的所述控制电极接触；以及 第二接触，其在所述内部部分处与所述屏蔽电极接触，其中所述第二接触从沿着所述 第一方向的所述半导体器件结构的中心偏离，以便所述第二接触更接近所述第一边缘而不 是更接近所述第二边缘。
【文档编号】H01L29/739GK104157688SQ201410397676
【公开日】2014年11月19日 申请日期:2009年11月5日 优先权日:2008年11月14日
【发明者】P·温卡特拉曼 申请人:半导体元件工业有限责任公司