技术领域本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
背景技术：
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(PartiallyDepletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于30nm时，为超薄SOI(UltrathinSOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。
技术实现要素：
本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现带背栅结构SOI器件的集成。为实现上述目的，本发明的技术方案为：一种半导体器件的制造方法，包括步骤：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除至少部分的埋氧层，以至少在器件结构的栅极下形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。可选的，形成背栅及连接孔的步骤具体包括：在空腔以及刻蚀孔的内表面上形成第一介质层；淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导体层；以第二导体层填充刻蚀孔。可选的，采用ALD工艺，在空腔以及刻蚀孔的内表面上形成第一介质层。可选的，所述背栅介质层为高k介质材料。可选的，在衬底上形成的器件结构上覆盖有层间介质层；形成刻蚀孔的步骤包括：刻蚀器件结构的栅极两侧的层间介质层以及顶层硅，以在顶层硅中形成贯通的刻蚀孔。可选的，该刻蚀孔进一步贯通埋氧层。此外，本发明还提供了一种半导体器件，包括：底层硅和顶层硅；顶层硅上的器件结构；底层硅和顶层硅之间的背栅，背栅包括底层硅和顶层硅之间的空腔表面上的背栅介质层和填充空腔的导体层；位于背栅之上、贯通顶层硅的连接孔，连接孔包括孔、孔壁上的孔绝缘层以及填充孔的连接层，导体层与连接层互连。可选的，背栅介质层为高k介质材料。可选的，所述导体层为第一导体层。可选的，所述连接层包括孔绝缘层上的第一导体层，以及第一导体层之上填充孔的第二导体层。本发明的半导体器件及制造方法，将SOI衬底的至少部分埋氧层去除后，重新形成背栅，实现对器件的阈值电压的调节，工艺简单易行且集成度高，且可以通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。附图说明为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了本发明的半导体器件的制造方法的流程图；图2-图10为根据本发明实施例制造半导体器件的各个制造过程中的截面结构示意图。具体实施方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。参考图1所示，本发明提供了一种半导体器件的制造方法，包括：提供SOI衬底，衬底中形成有隔离；在衬底上形成器件结构；在衬底的顶层硅中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除埋氧层，以形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层以及孔绝缘层，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔。本发明的制造方法，通过将SOI衬底的至少部分埋氧层去除，而后，重新填充介质层和导电材料，形成带背栅结构的器件，实现对器件的阈值电压的调节，工艺简单易行且集成度高，且可以通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。首先，在步骤S01，提供SOI衬底100，衬底100中形成有隔离106，参考图2所示。通常的，SOI衬底100包括底层硅100-1、埋氧层100-2和顶层硅100-3(或称绝缘体上硅层)，底层硅100-1主要起支撑衬底的作用，埋氧层100-2为绝缘层，通常为氧化硅，顶层硅100-3用于形成器件结构，在本发明的实施例中，该SOI衬底可以选用顶层硅100-3的厚度小于20nm的超薄SOI(ETSOI)衬底，埋氧层100-2的厚度通常会在30nm左右，以便形成全耗尽型的器件。如图2所示，在本实施例中，在该衬底100中，已形成有隔离106，可以通过在顶层硅上形成第一掩膜层(图未示出)，如氧化硅与氮化硅的硬掩膜层，并进行衬底的刻蚀，刻蚀至部分厚度的底层硅100-1中，而后填充介质材料，例如氧化硅，从而形成隔离106。更优的实施例中，可以在填充隔离的介质材料之前，先形成阻挡层(图未示出)，该阻挡层与埋氧层100-2具有刻蚀选择性，以便于在后续刻蚀埋氧层时，使得隔离不会被刻蚀。而后，在步骤S02，在衬底100上形成器件结构110，参考图3所示。具体的，可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在顶层硅100-3上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过CVD的方法来形成。伪栅可以为非晶硅、多晶硅等，在一个实施例中，可以为非晶硅，伪栅极形成在剩余的第一半导体层之上的区域。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。而后，在伪栅两侧形成源漏区，在一个实施例中，通过外延掺杂在顶层硅100-3上形成外延的源漏区116，并在源漏区116上形成金属硅化物层(图未示出)。当然，也可以通过离子注入在顶层硅中形成源漏区。接着，在伪栅两侧覆盖层间介质层并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅介质层和栅极112，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。在本发明中，层间介质层可以选择与埋氧层100-2具有刻蚀选择性的材料，在本实施例中，可以为氮化硅。从而，在衬底的顶层硅100-3上形成了器件结构110，在形成器件结构后，继续在器件上覆盖层间介质层120，例如为氮化硅，如图3所示，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。接着，在步骤S03，在衬底的顶层硅100-3中形成贯通的刻蚀孔124，参考图5所示。在本实施例中，在形成接触孔的步骤之前，先形成刻蚀孔，刻蚀孔形成在器件结构的栅极两侧的顶层硅中。具体的，在本实施例中，如图4所示，在层间介质层120上形成第二掩膜层122，如光敏刻蚀剂，在第二掩膜层122的掩盖下，刻蚀器件结构的栅极两侧的层间介质层120、金属硅化物层(图未示出)、源漏区116以及顶层硅100-3、埋氧层100-2，也可以进一步过刻蚀部分的衬底100-1，从而形成刻蚀孔124，如图并去除第二掩膜层122，如图5所示。在其他实施例中，形成刻蚀孔124时，可以从层间介质层进行刻蚀，直至暴露出埋氧层100-2，即刻蚀孔并不贯通埋氧层100-2，整个埋氧层100-2在后续去除形成孔腔的步骤中完成。而后，在步骤S04，通过刻蚀孔124腐蚀去除至少部分的埋氧层100-2，以至少在器件结构的栅极下形成空腔130，参考图6所示。在本实施例中，可以采用湿法腐蚀选择性去除部分埋氧层100-2，刻蚀剂可以采用HF或BOE。在本实施例中，通过控制刻蚀时间，在刻蚀后，去除了器件结构下的部分的埋氧层，保留靠近隔离106附近的埋氧层，在顶层硅100-3与底层硅100-1之间，形成了空腔130，如图6所示。在隔离106具有阻挡层的实施例中，也可以全部去除埋氧层，在整个器件下方形成空腔(图未示出)。接着，在步骤S05，在空腔及刻蚀孔的内表面上分别形成背栅介质层133以及孔绝缘层134，并分别以导电材料进行空腔及刻蚀孔的填充，以分别形成背栅及连接孔，参考图8所示。在本实施例中，首先，可以通过ALD(原子层沉积)工艺，进行第一介质层131的淀积，第一介质层可以为高k介质材料(和氧化硅比具有较高的介电常数)、低k介质材料(和氧化硅比具有较低的介电常数)、氧化物或氮化物等介质材料，如图7所示，该第一介质层131淀积在空腔130的内表面上以及刻蚀孔124的内表面上，从而在空腔及刻蚀孔的内表面上分别形成了第一介质层的背栅介质层133和孔绝缘层134，接着，先进行第一导体层132的淀积，可以采用ALD工艺，材料可以为TIN或TiAl等，该第一导体层132将空腔填满且同时形成在刻蚀孔214的内表面的第一介质层131之上，而后，进行第二导体层137的淀积，以填充刻蚀孔，并进行平坦化，直至暴露出层间介质层120，从而，形成了背栅及连接孔，如图8所示，其中，背栅包括空腔内表面上的背栅介质层133以及填充空腔的第一导体层135，连接孔包括刻蚀孔内壁上的孔介质层134、孔介质层134上的第一导体层136和填充刻蚀孔的第二导体层137。通过连接孔施加偏压，从而进行背栅阈值电压的调节。在具体的器件中，可通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。在优选的实施例中，背栅介质层为高k介质材料，这样，器件的栅极及沟道下形成了高k介质材料的介质层，使得器件更易于进行背栅调节。在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得刻蚀孔和空腔的内表面形成氧化物，接着，进行导体材料的填充。而后，可以进行接触的形成，在形成接触的同时，形成背栅的连接线。具体的实施例中，首先，在层间介质层120上继续淀积另一介质层122，并进行平坦化，如图9所示。接着，进行接触孔的刻蚀，而后填充金属材料，例如W，在填充W之前，可以在接触的侧壁上先形成Ti/TiN的叠层，并进行平坦化工艺，直至暴露出介质层122，从而，如图10所示，在栅极上形成栅极接触140，在源漏区上形成源漏接触142，以及在连接孔上形成背栅的连接线144。至此，形成了本实施例的半导体器件。在该实施例中，刻蚀孔形成在器件结构形成之后，接触形成之前，在其他实施例中，刻蚀孔还可以在其他合适的时候形成。此外，本发明还提供了由上述方法形成的半导体器件，参考图10所示，所示器件包括：底层硅100-1和顶层硅100-3；顶层硅100-3上的器件结构；至少位于器件结构的栅极下、底层硅1003和顶层硅100-1之间的背栅，背栅包括底层硅和顶层硅之间的空腔表面上的背栅介质层133和填充空腔的导体层；位于背栅之上、贯通顶层硅的连接孔，连接孔包括孔、孔壁上的孔绝缘层134以及填充孔的连接层136、137，导体层135与连接层互连。其中，所述导体层包括第一导体层135，所述连接层包括孔绝缘层134上的第一导体层136以及填充孔的第二导体层137。在优选的实施例中，背栅介质层为高k介质材料，这样，器件的栅极及沟道下形成了高k介质材料的介质层，使得器件更易于进行背栅调节。在一些实施例中，在靠近隔离106的地方，还保留有部分的埋氧层100-2，参考图8所示，该埋氧层包围背栅。在另一些实施例中，背栅形成在整个器件结构的下方，没有埋氧层剩余。在本发明中，背栅的导体层与连接层互连，即电连接，而后可以通过连接线144引出，该连接线144可以与栅极接触140、源漏接触142一同形成，工艺简单且与现有工艺的集成度高。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。