与cmos工艺兼容的nand闪存结构的逻辑mtp的制作方法
【专利摘要】本实用新型涉及一种与CMOS工艺兼容的NAND闪存结构的逻辑MTP，其包括：一个PMOS晶体管和一个NCAP电容组成单元，其中NCAP电容的漏极连接编程线，NCAP电容的浮栅连接PMOS晶体管的栅极；然后由2个或多个这种单元串联组合在一起，即每个PMOS晶体管漏极连接到下一个PMOS晶体管的源极；在串联组合的首尾PMOS晶体管上再各串联一个PMOS晶体管，所有PMOS晶体管的衬底通过N阱连接在一起，所有NCAP电容的衬底通过P阱连接在一起。所述P阱可以不做在深N阱里，也可以做在深N阱里，用深N阱来隔离深N阱里面的P阱和p型衬底。本实用新型的优点是：将PMOS晶体管和NCAP组成的基本单元串联起来实现存储功能，可以省去PMOS晶体管源极和漏极上的连接，大大减小了单个基本单元的比特的面积，降低了成本。
【专利说明】
【技术领域】
[0001] 本实用新型涉及一种非挥发性记忆体，尤其是一种可以与CMOS逻辑工艺兼容的 非挥发性记忆体，属于集成电路【技术领域】。 与CMOS工艺兼容的NAND闪存结构的逻辑MTP
【背景技术】
[0002] 对于片上系统（SoC)应用，有许多块不同功能的模块集成到一个集成电路。通常 需要非挥发性记忆体来存储数据、ID等，但通常的嵌入式Flash需要特殊的工艺和高成本， 研发周期长，且跟通常的CMOS逻辑工艺不兼容。
【发明内容】
[0003] 本实用新型的目的是克服现有技术中存在的不足，提供一种与CMOS工艺兼容 的NAND闪存结构的逻辑MTP，可以降低成本，单个比特面积小，并且与传统的半导体工艺、 CMOS逻辑工艺完全兼容。
[0004] 按照本实用新型提供的技术方案，所述的NAND闪存结构的逻辑MTP包括：一个 PM0S晶体管和一个NCAP电容组成单元，其中NCAP电容的漏极连接编程线，NCAP电容的浮 栅连接PM0S晶体管的栅极；然后由2个或多个这种单元串联组合在一起，即每个PM0S晶体 管漏极连接到下一个PM0S晶体管的源极；在串联组合的首尾PM0S晶体管上再各串联一个 PM0S晶体管，所有PM0S晶体管的衬底通过N阱连接在一起，所有NCAP电容的衬底通过P阱 连接在一起。
[0005] 所述P阱可以不做在深N阱里，也可以做在深N阱里，用深N阱来隔离深N阱里面 的P阱和P型衬底。
[0006] 具体来说，其中第一个PM0S晶体管PM0S1的源极再连接到一个PM0S管PM0S0的漏 极，PM0S管PM0S0的栅极作为字节的控制线WL，源极作为比特的控制线BL，最后一个PM0S 晶体管PMOSn的漏极再连接一个PM0S管PMOSn+Ι的源极，PM0S管PMOSn+Ι的栅极作为漏 极端的字节的控制线SWL，漏极作为漏极端的控制线SL。η为大于或等于2的自然数。
[0007] 本实用新型的优点是：这个最基本的NAND结构的逻辑ΜΤΡ，是一个PM0S晶体管和 NCAP组成单元，再把这个基本单元串联起来实现存储功能。由于通过串联的方式，可以省 去PM0S晶体管源极和漏极上的连接，这样就大大减小了单个基本单元的比特的面积，从而 降低了成本。
【专利附图】
【附图说明】
[0008] 图1是本实用新型一种实施例的结构示意图。
[0009] 图2是P阱不做在深N阱里的剖面示意图。
[0010] 图3是P阱做在深N阱里的另一实施例的结构图。
[0011] 图4是P阱做在深N阱里的剖面示意图。
[0012] 图5是以两个单元为例的实施例结构图。
【具体实施方式】
[0013] 下面结合附图和实施例对本实用新型作进一步说明。
[0014] 本实用新型所述的NAND闪存结构的逻辑MTP包括：一个PM0S晶体管和一个 NCAP (NM0S做在N阱中）电容组成单元，其中NCAP电容具有浮栅，NCAP电容的漏极连接编程 线，NCAP电容的浮栅连接PM0S晶体管的栅极；如图1中的NCAP1和PM0S1组成单元，NCAP2 和PM0S2组成单元，等等。NCAP电容NCAP1、NCAP2、…、NCAPn的漏极分别连接编程线P1、 P2、一Pn。然后由2个或多个这种单元串联组合在一起，即每个PM0S晶体管漏极连接到下 一个PM0S晶体管的源极，如图1中串联的PM0S1、PM0S2、…、PMOSn。第一个PM0S晶体管 PM0S1的源极再连接到一个PM0S管PM0S0的漏极，PM0S管PM0S0的栅极作为字节的控制线 WL(word line)，源极作为比特的控制线BL(Bit line)，最后一个PM0S晶体管PMOSn的漏 极再连接一个PM0S管PMOSn+Ι的源极，PM0S管PMOSn+Ι的栅极作为漏极端的字节的控制 线SWL，漏极作为漏极端的控制线SL。所有PM0S晶体管的衬底通过N阱（NW)连接在一起。 所有NCAP电容的衬底通过P阱（PW)连接在一起。
[0015] 所述P阱（Pwell)可以不做在深N阱里，如图2, P阱和P型衬底（P-Sub)是连通 的；也可以做在深N阱（D-Nwell)里，如图3和4,用深N阱来隔离深N阱里面的P阱和p 型衬底；深N阱是打在P型衬底深处的，需要在P阱周围一圈打N阱（Nwell)从而把它接出 来，N阱是跟PM0S晶体管的衬底NW连接在一起的。
[0016] PM0S晶体管PM0S0当成传输门（pass gate)，由字节的控制线（word line)和比 特的控制线（Bit line)组成。通过这个PM0S晶体管串联其他PM0S晶体管组成一个最基 本的一串NAND结构的逻辑MTP(多次可编程的存储器）。
[0017] 如图5所示，以下以两个单元Celll，Cell2组成的结构为例进行说明，Celll包含 NCAP1 和 PM0S1，Cell2 包含 NCAP2 和 PM0S2。
[0018] A、写PM0S管PM0S1，也就是celll为选中写入的，cell2为不写入的。
[0019] wlIblIpi |P2 Iswl IslInw" ov|ov|7v|ov|ov |〇v|〇7
[0020] 这样，在PI端，和Polyl之间就会产生比较大的压差，到可以进行FNtunneling(FN 隧穿）的电压差或电场的条件，这样电子就从浮栅floating polyl到P1通过FN隧穿， PM0S1的阈值电压VT升高，比较不容易通电。相应的没有选上的cell2因 P2端跟PM0S2的 栅极poly2的电压差为0,没有到可以进行FN隧穿的电压差或电场的条件，所以PM0S2没 变。
[0021] B、擦除（擦除两个，一起擦除）
[0022] wl Ibl Ipi Ip2 Iswl Isl Inw 5V |5V |-5V I-5V |5V |5V |5V
[0023] 这样，在PI端和Polyl之间，P2端和Poly2(PM0S2的栅极）之间就会产生比较 大的压差，到可以进行FN隧穿的电压差或电场的条件，这样电子就从P1到浮栅floating polyl, P2到浮栅floating poly2通过FN隧穿，PM0S1的阈值电压VT升高，比较不容易通 电。
[0024] C、读取 PM0S 管 PM0S1
[0025] wlIblIpi |P2 Iswl IslInw" 0 |o |iv|o |〇 |3V|W
[0026] 这样电流从SL到BL，通过比较电流的大小来判断写入PI是写的状态还是擦的状 态。
[0027] 如果如图3, 4所示将P阱做在深N阱里，好处在于，可以在P阱上加负压，这样就不 需要高压了，就提高了晶体管的可靠性和外围线路的简易。比如，7v可以分成3. 5V和-3. 5V 来，效果是一样的。
【权利要求】
1. 与CMOS工艺兼容的NAND闪存结构的逻辑MTP，其特征是，包括：一个PMOS晶体管和 一个NCAP电容组成单元，其中NCAP电容的漏极连接编程线，NCAP电容的浮栅连接PM0S晶 体管的栅极；然后由2个或多个这种单元串联组合在一起，即每个PM0S晶体管漏极连接到 下一个PM0S晶体管的源极；在串联组合的首尾PM0S晶体管上再各串联一个PM0S晶体管， 所有PM0S晶体管的衬底通过N阱连接在一起，所有NCAP电容的衬底通过P阱连接在一起。
2. 如权利要求1所述的与CMOS工艺兼容的NAND闪存结构的逻辑MTP，其特征是，其中 第一个PM0S晶体管PM0S1的源极再连接到一个PM0S管PM0S0的漏极，PM0S管PM0S0的栅 极作为字节的控制线WL，源极作为比特的控制线BL，最后一个PM0S晶体管PMOSn的漏极再 连接一个PM0S管PMOSn+Ι的源极，PM0S管PMOSn+Ι的栅极作为漏极端的字节的控制线SWL， 漏极作为漏极端的控制线SL，η为大于或等于2的自然数。
3. 如权利要求1所述的与CMOS工艺兼容的NAND闪存结构的逻辑ΜΤΡ，其特征是，所 述NCAP电容的衬底的P阱跟整个芯片的P型衬底由深N阱隔开。
【文档编号】H01L27/115GK203910799SQ201420317919
【公开日】2014年10月29日 申请日期:2014年6月13日 优先权日:2014年6月13日
【发明者】方钢锋 申请人:苏州锋驰微电子有限公司