电子束通用切割件的制作方法
本申请要求享有于2014年6月13日提交的美国临时申请No.62/012,217的优先权，该申请的全部公开内容以引用的方式并入本文中。
技术领域
本发明的实施例属于光刻领域，具体而言，属于涉及互补电子束光刻(CEBL)的光刻法的领域。
背景技术：
在过去几十年中，集成电路中特征的缩放是日益增长的半导体工业背后的驱动力。缩放至越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。
集成电路通常包括导电微电子结构，其在本领域中被称为过孔。过孔可用于将过孔上方的金属线电连接到过孔下方的金属线。通常通过光刻工艺来形成过孔。代表性地，可以将光致抗蚀剂层旋涂在电介质层上方，光致抗蚀剂层可以通过图案化掩模被曝光于图案化的光化辐射，并且然后可以对经曝光的层进行显影以便在光致抗蚀剂层中形成开口。接下来，可以通过将光致抗蚀剂层中的开口用作蚀刻掩模，在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以用一种或多种金属或其它导电材料来填充过孔开口以形成过孔。
在过去，过孔的尺寸和间隔已经逐渐减小，并且对于至少一些类型的集成电路(例如，先进的微处理器、芯片组组件、图形芯片等)，预期在未来过孔的尺寸和间隔将继续逐渐减小。过孔尺寸的一个量度是过孔开口的临界尺寸。过孔间隔的一个度量是过孔间距。过孔间距表示在最近的相邻过孔之间的中心到中心距离。当通过这种光刻工艺来图案化具有极小间距的极小过孔时，本身存在若干挑战。
一个这样的挑战是，过孔与上覆金属线之间的叠覆以及过孔与下方金属线之间的叠覆通常需要被控制到大约四分之一过孔间距的高容差。随着过孔间距随时间的推移缩放得越来越小，叠覆容差往往随它们一起以比光刻设备能够缩小的甚至更大的速率而缩小。
另一个这样的挑战是，过孔开口的临界尺寸通常往往比光刻扫描仪的分辨率能力缩小得更快。存在收缩技术以收缩过孔开口的临界尺寸。然而，收缩量往往受到以下各项的限制：最小过孔间距，以及收缩工艺足够的光学邻近校正(OPC)中性并且不显著地损害线宽粗糙度(LWR)和/或临界尺寸均匀性(CDU)的能力。
又一个这样的挑战是，随着过孔开口的临界尺寸减小，光致抗蚀剂的LWR和/或CDU特性通常需要改善，以便保持临界尺寸预算的相同整体分数。然而，目前大多数光致抗蚀剂的LWR和/或CDU特性并非如过孔开口的临界尺寸减小得那么快地得以改善。另一个这样的挑战是，极小的过孔间距通常往往甚至低于极紫外(EUV)光刻扫描仪的分辨率能力。结果，通常必须使用两个、三个或更多个不同的光刻掩模，这往往增加了制造成本。在某种程度上，如果间距继续减小，那么即使使用多个掩模，也可能不能使用常规扫描仪来印刷用于这些极小间距的过孔开口。
同样地，在与金属过孔相关联的金属线结构中的切口(即，分裂)的制造面临类似的缩放问题。
因此，在光刻处理技术和能力方面需要改进。
附图说明
图1A例示了在沉积形成于层间电介质(ILD)层上的硬掩模材料层之后，但在对其进行图案化之前的起始结构的横截面视图。
图1B例示了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的横截面视图。
图2例示了涉及以因数六的间距分割的基于间隔体的六倍图案化(sextuple patterning)(SBSP)处理方案中的横截面视图。
图3例示了涉及以因数九的间距分割的基于间隔体的九倍图案化(SBNP)处理方案中的横截面视图。
图4是电子束光刻装置的电子束列的横截面示意图。
图5是示出受其建模平面内网格畸变(IPGD)的能力限制的光学扫描仪叠覆的示意图。
图6是示出根据本发明的实施例的使用即时(on the fly)对准方案的畸变网格信息的示意图。
图7提供了根据本发明的实施例的示例性计算，其示出了与以5％密度的过孔图案相比，要被传送以在300mm晶圆上以50％密度来图案化一般/常规布局的信息。
图8例示了根据本发明的实施例的用于过孔和切口开始/停止的简化设计规则位置的网格布局方案。
图9例示了根据本发明的实施例的切口的可允许放置(placement)。
图10例示了根据本发明的实施例的线A和线B中的过孔布局。
图11例示了根据本发明的实施例的线A-E中的切口布局。
图12例示了根据本发明的实施例的其上具有多个管芯位置的晶圆以及表示单列的晶圆域的上覆虚线框。
图13例示了根据本发明的实施例的在其上具有多个管芯位置的晶圆以及单列的上覆实际目标晶圆域和用于即时校正的增加的外围区域。
图14示出了根据本发明的实施例几度晶圆旋转对将被印刷的区域(内部暗、细虚线)对照原始目标区域(内部亮、粗虚线框)的影响。
图15例示了根据本发明的实施例的如被表示为叠覆于在前金属化层中的垂直金属线上面的水平金属线的平面图。
图16例示了根据本发明的实施例的如被表示为叠覆于在前金属化层中的垂直金属线的水平金属线的平面图，其中，不同宽度/间距的金属线在垂直方向上重叠。
图17例示了如被表示为叠覆于在前金属化层中的垂直金属线的常规金属线的平面图。
图18例示了当在孔下扫描线时，相对于要切割的或者具有被置于目标位置中的过孔的线(右)的BAA的孔(左)。
图19例示了当在孔下扫描线时，相对于要切割的或者具有被置于目标位置中的过孔的两条线(右)的BAA的两个非交错孔(左)。
图20例示了根据本发明的实施例的，当在孔下扫描线时，相对于要切割的或者具有被置于目标位置中的过孔的多条线(右)的BAA的两列交错孔(左)，其中，扫描方向由箭头示出。
图21A例示了根据本发明的实施例的，相对于具有使用交错BAA被图案化的过孔(填充框)或切口(水平线中的间断)的多条线(右)的BAA的两列交错孔(左)，其中，扫描方向由箭头示出。
图21B例示了根据本发明的实施例的基于图21A中所示类型的金属线布局在集成电路中的金属化层的叠置体的横截面视图。
图22例示了根据本发明的实施例的具有三个不同的交错阵列的布局的BAA的孔。
图23例示了根据本发明的实施例的具有三个不同的交错阵列的布局的BAA的孔，其中，电子束仅覆盖阵列中的一个阵列。
图24A包括根据本发明的实施例的电子束光刻装置的电子束列的横截面示意图，该电子束光刻装置具有用以使孔移位的偏转器。
图24B例示了根据本发明的实施例的用于BAA 2450的三(或高达n)个间距阵列，该BAA 2450具有间距#1、切口#1、间距#2、切口#2和间距#N、切口#N。
图24C例示了根据本发明的实施例的用于包括在电子束列上的狭缝的放大图。
图25例示了根据本发明的实施例的具有三个不同间距交错阵列的布局的BAA的孔，其中，电子束覆盖所有阵列。
图26例示了根据本发明的实施例的相对于多条大线(右)的BAA的三束交错孔阵列(左)，该多条大线(右)具有使用BAA图案化的过孔(填充框)或切口(水平线中的间断)，其中，扫描方向由箭头示出。
图27例示了根据本发明的实施例的相对于多条中等尺寸的线(右)的BAA的三束交错孔阵列(左)，该多条中等尺寸的线(右)具有使用BAA图案化的过孔(填充框)或切口(水平线中的间断)，其中，扫描方向由箭头示出。
图28例示了根据本发明的实施例的相对于多条小线(右)的BAA的三束交错孔阵列(左)，该多条小线(右)具有使用BAA图案化的过孔(填充框)或切口(水平线中的间断)，其中，扫描方向由箭头示出。
图29A例示了根据本发明的实施例的相对于多条不同尺寸的线(右)的BAA的三束交错孔阵列(左)，该多条不同尺寸的线(右)具有使用BAA图案化的过孔(填充框)或切口(水平线中的间断)，其中，扫描方向由箭头示出。
图29B例示了根据本发明的实施例的基于图29A中所示类型的金属线布局的集成电路中的金属化层的叠置体的横截面视图。
图30例示了根据本发明的实施例的相对于多条不同尺寸的线(右)的BAA的三束交错孔阵列(左)，该多条不同尺寸的线(右)具有使用BAA图案化的过孔(填充框)或切口(水平线中的间断)，其中，扫描方向由箭头示出。
图31例示了根据本发明的实施例的在每条线上具有上覆相对应孔的不同间距的三组线。
图32例示了根据本发明的实施例的包括一条非常大的线的多条不同尺寸的线(右)以及在公共网格上的束孔阵列垂直间距布局(三个阵列)。
图33例示了根据本发明的实施例的多条不同尺寸的线(右)以及通用切割件(universal cutter)间距阵列(左)。
图34示出了根据本发明的实施例的如针对两条线(右)参考的用于通用切割件(左)的2*EPE规则。
图35例示了根据本发明的实施例的在前层金属化结构的平面图和相对应的横截面视图。
图36A例示了根据本发明的实施例的具有鳍部的非平面半导体器件的横截面视图。
图36B例示了根据本发明的实施例的沿着图36A中的半导体器件的a-a'轴截取的平面图。
图37例示了根据本发明的一个实施方式的计算设备。
图38例示了根据本发明的实施例的示例性计算机系统的框图。
图39是实施本发明的一个或多个实施例的内插器。
图40是根据本发明的实施例构建的计算设备。
具体实施方式
说明了适合于互补电子束光刻(CEBL)的光刻装置以及涉及互补电子束光刻的方法。在以下说明中，阐述了许多具体细节，例如特定工具、集成和材料状况，以便提供对本发明的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，没有详细说明诸如单或双镶嵌处理之类的公知特征，以免不必要地使得本发明的实施例难以理解。而且，应当理解的是，附图中所示的各个实施例是例示性表示，不一定按照比例绘制。在一些情况下，各个操作将以最有助于理解本发明的方式被依次说明为多个分立的操作，然而，说明的顺序不应被解释为暗示这些操作必须是依赖于顺序的。具体而言，这些操作不需要以呈现的顺序来执行。
本文所述的一个或多个实施例针对涉及或适合于互补电子束光刻(CEBL)的光刻方案和工具，包括当实施这种方案和工具时的半导体处理考虑。
互补性光刻利用携手合作的两种光刻技术的优势，以便在大批量制造(HVM)中，降低以20nm半间距及以下对逻辑器件中的关键层进行图案化的成本。实施互补性光刻的最具成本效益的方法是结合光学光刻与电子束光刻(EBL)。将集成电路(IC)设计转移到晶圆的过程需要以下各项：光学光刻，以便以预定义的间距来印刷单向线(严格单向或主要单向)；间距分割技术，以增加线密度；以及EBL，以“切割”线。EBL还用于图案化其它关键层，特别是接触部和过孔。光学光刻可以单独用于图案化其它层。当用于补充光学光刻时，EBL被称为CEBL或互补性EBL。CEBL针对切割线和孔。通过不试图来图案化所有层，CEBL在先进的(较小的)技术节点(例如，10nm或更小，诸如7nm或5nm的技术节点)处满足工业的图案化需求中起到补充性但至关重要的作用。CEBL还扩展了当前光学光刻技术、工具和基础设施的用途。
如上所述，在使用EBL来切割这些线之前，可以使用间距分割技术来增加线密度。在第一示例中，可以实施间距减半以使得制造的栅格结构的线密度加倍。图1A例示了在沉积形成于层间电介质(ILD)层上的硬掩模材料层之后，但在对其进行图案化之前的起始结构的横截面视图。图1B例示了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的横截面视图。
参考图1A，起始结构100具有形成在层间电介质(ILD)层102上的硬掩模材料层104。经图案化的掩模106设置在硬掩模材料层104上方。经图案化的掩模106具有在硬掩模材料层104上沿着其特征(线)的侧壁形成的间隔体108。
参考图1B，以间距减半方案来图案化硬掩模材料层104。具体而言，首先移除经图案化的掩模106。得到的间隔体108的图案具有双倍的密度，或者掩模106的间距或特征的一半。间隔体108的图案例如通过蚀刻工艺转移到硬掩模材料层104以形成经图案化的硬掩模110，如图1B所示。在一个这样的实施例中，经图案化的硬掩模110形成为具有栅格图案，其具有单向线。经图案化的硬掩模110的栅格图案可以是紧密间距栅格结构。例如，紧密间距可能不能通过常规光刻技术直接实现。甚至进一步，尽管未示出，但是可以通过第二轮间隔体掩模图案化来使原始间距四等分。因此，图1B中的经图案化的硬掩模110的栅格状图案可具有以恒定间距间隔开且相对于彼此具有恒定宽度的硬掩模线。所获得的尺寸可以远小于所采用的光刻技术的临界尺寸。
因此，作为CEBL集成方案的第一部分，可以使用光刻和蚀刻处理来图案化均厚膜，该光刻和蚀刻处理可能涉及例如基于间隔体的双图案化(SBDP)或间距减半、或者基于间隔体的四重图案化(SBQP)或间距四等分。要意识到的是，也可以实施其它间距分割方案。
例如，图2例示了涉及以因数六的间距分割的基于间隔体的六倍图案化(SBSP)处理方案中的横截面视图。参考图2，在操作(a)处，示出了在光刻、细长化和蚀刻处理之后的牺牲图案X。在操作(b)处，示出了在沉积和蚀刻之后的间隔体A和B。在操作(c)处，示出了在间隔体A移除之后的操作(b)的图案。在操作(d)处，示出了在间隔体C沉积之后的操作(c)的图案。在操作(e)处，示出了在间隔体C蚀刻之后的操作(d)的图案。在操作(f)处，实现了在牺牲图案X移除和间隔体B移除之后的间距/6图案。
在另一个示例中，图3例示了涉及以因数九的间距分割的基于间隔体的九倍图案化(SBNP)处理方案中的横截面视图。参考图3，在操作(a)处，示出了在光刻、细长化和蚀刻处理之后的牺牲图案X。在操作(b)处，示出了在沉积和蚀刻之后的间隔体A和B。在操作(c)处，示出了在间隔体A移除之后的操作(b)的图案。在操作(d)处，示出了在间隔体C和D沉积和蚀刻之后的操作(c)的图案。在操作(e)处，实现了在间隔体C移除之后的间距/9图案。
在任何情况下，在实施例中，如本文所述的互补性光刻涉及首先通过常规或最先进的光刻(例如，193nm浸入式光刻(193i))来制造网格布局。可以实施间距分割以便以因数n增加网格布局中的线密度。借助193i光刻加上以因数n的间距分割的网格布局形成可以被命名为193i+P/n间距分割。然后可以使用电子束直写(EBDW)“切割”来图案化经间距分割的网格布局的图案，如下面更为详细地描述的。在一个这样的实施例中，193nm浸入式缩放可以以具有成本效益的间距分割扩展许多代。互补性EBL用于打断栅格连续性并用于图案化过孔。
更具体而言，本文所述的实施例针对在集成电路的制造期间对特征进行图案化。在一个实施例中，CEBL用于图案化开口以用于形成过孔。过孔是用于将过孔上方的金属线电连接到过孔下方的金属线的金属结构。在另一个实施例中，CEBL用于沿着金属线形成非导电间隔或中断。通常，这种中断被称为“切口”，因为该过程涉及移除或切除金属线的部分。然而，在镶嵌方案中，中断可以被称为“插塞”，其是沿着金属线轨迹的区域，其在制造方案的任何阶段实际上都不是金属，而是在其中不能形成金属的保留区域。然而，在任一种情况下，术语切口或插塞的使用可以可互换地进行。过孔开口和金属线切口或插塞形成通常被称为集成电路的后端工艺(BEOL)处理。在另一个实施例中，CEBL用于前端工艺(FEOL)处理。例如，可以使用如本文所述的CEBL技术来执行有源区尺寸(例如，鳍部尺寸)和/或相关联的栅极结构的缩放。
如上所述，可以实施电子束(ebeam)光刻来补充标准光刻技术，以便实现所期望的用于集成电路制造的特征的缩放。可以使用电子束光刻工具来执行电子束光刻。在示例性实施例中，图4是电子束光刻装置的电子束列的横截面示意图。
参考图4，电子束列400包括用于提供电子束404的电子源402。电子束404穿过限制孔406，并随后穿过高纵横比照明光学器件408。出射束410然后穿过狭缝412并且可以由细透镜414来控制，该细透镜414例如可以是磁性的。最终，束404穿过成形孔416(其可以是一维(1D)成形孔)，并随后穿过阻断器孔阵列(blanker aperture array)(BAA)418。BAA 418包括位于其中的多个物理孔，例如形成在薄硅片中的开口。可能的情况是，在给定时间仅BAA 418的部分曝光于电子束。可替换地或结合地，仅允许穿过BAA 418的电子束404的部分420穿过最后的孔422(例如，束部分421示为被阻挡)，并且有可能穿过平台反馈偏转器424。
再次参考图4，所得到的电子束426最终作为斑428撞击在晶圆430的表面上，例如在IC制造中使用的硅晶圆。具体而言，所得到的电子束可以撞击在晶圆上的光致抗蚀剂层上，但实施例不限于此。平台扫描432沿着图4中所示的箭头434的方向相对于束426移动晶圆430。要意识到的是，电子束工具整体上可以包括图4中所示类型的许多列400。此外，如以下一些实施例中所述的，电子束工具可以具有相关联的基础计算机，并且每个列还可以具有相对应的列计算机。
现有技术的电子束光刻的一个缺点是其不易于在大批量制造(HVM)环境中采用，以用于先进的集成电路制造。已经证明当今的电子束工具和相关联的方法相对于HVM晶圆处理的生产量要求而言太慢。本文所述的实施例针对在HVM环境中实现使用EBL。具体而言，本文所述的许多实施例以EBL工具实现了提高的生产量，以允许在HVM环境中使用EBL。
下面描述的是可以改进EBL超越其当前能力的实施例的七个不同方面。要意识到的是，尽管被分解为实施例的七个不同方面，但是下面所述的实施例可以被独立地或以任何适当的组合被使用以实现针对HVM环境在EBL生产量方面的改进。如下面更详细地说明的，在第一方面，解决了在电子束工具上经受电子束图案化的晶圆的对准考虑。在第二方面，说明了用于电子束工具简化的数据压缩或数据缩减。在第三方面，说明了用于集成电路布局的均匀金属或其它栅格图案密度的区域的实施。在第四方面，说明了用于电子束工具的交错阻断器孔阵列(BAA)。在第五方面，说明了用于电子束工具的三个束孔阵列。在第六方面，说明了用于电子束工具的非通用切割件。在第七方面，说明了用于电子束工具的通用切割件。
对于所有方面，在实施例中，当下文提及阻断器孔阵列(BAA)中的开口或孔时，随着晶圆/管芯沿着晶圆行进或扫描方向在下面移动时，BAA的所有或一些开口或孔可以被切换为打开或“关闭”(例如，通过束偏转)。在一个实施例中，关于每个开口是使电子束穿过以到达样本或是将束偏转到例如法拉第杯或阻断孔中，可以对BAA进行独立控制。包括这种BAA的电子束列或装置可以被构造成将整个束覆盖范围偏转到仅BAA的部分，并且然后BAA中的个体开口被电配置为使电子束通过(“开”)或不通过(“关”)。例如，未偏转的电子穿过而到达晶圆并曝光抗蚀剂层，而偏转的电子在法拉第杯或阻断孔中被捕获。要意识到的是，对“开口”或“开口高度”的提及指的是撞击在接收晶圆上的斑尺寸而不是BAA中的物理开口，因为物理开口实质上比最终从BAA生成的斑尺寸(例如，纳米级)更大(例如，微米级)。因而，当在本文中描述为BAA中的开口的列或BAA的间距被称为“对应于”金属线的间距时，这种描述实际上指的是如从BAA生成的撞击斑的间距与被切割的线的间距之间的关系。作为下面提供的示例，从BAA 2110生成的斑具有与线2100的间距相同的间距(当两列BAA开口被一起考虑时)。同时，仅从BAA 2110的交错阵列的一列生成的斑具有线2100的间距两倍的间距。
对于所有方面，还要意识到的是，在一些实施例中，除了结合图4所述的那些以外，上述的电子束列还可以包括其它特征。例如，在实施例中，样品台可以旋转90度以适应可以彼此正交地印刷的交替金属化层(例如，在X与Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆加载到平台上之前将晶圆旋转90度。下面结合图24A-24C说明其它附加实施例。
在本发明的实施例的第一方面，解决了在电子束工具上经受电子束图案化的晶圆的对准考虑。
当通过成像工具(例如，光学扫描仪)对层进行图案化时，可以实施下述的方案以克服来自层至层物理叠覆的边缘放置误差(EPE)的过度贡献。在实施例中，下述的方案适用于成像工具，该成像工具以其它方式使用晶圆坐标系标记(即，对准标记)的预选定的采样来估计晶圆处理在被处理晶圆上引起的平面内网格畸变参数。收集的对准信息(例如，采样晶圆平面内网格畸变)通常被拟合成预定义阶数的多项式。然后，该拟合通常用作畸变网格的表示，以调整各个扫描仪印刷参数并实现下层和印刷层之间可能的最佳叠覆。
替代地，在实施例中，使用电子束进行图案化允许在包含下层特征的图案上的任何点处进行写入期间收集对准信息(“即时对准”)，而不仅仅是在每个管芯上。例如，电子检测器被置于电子束列底部处，以便从对准标记或其它下方图案化特征收集反向散射电子。直接的线性模型允许在平台在管芯曝光期间在列下方扫描的同时，随着电子束列写入(及检测器检测)而在每个管芯内数百次收集这种信息。在一个这种实施例中，不需要拟合多项式并估计较高阶的复杂校正参数。相反，可以仅使用简单的线性校正。
在实施例中，在实践中，对照在管芯的有源区内部的以及以划线形式的在在前层上图案化的对准标记可以并且将配准电子束的多个(几百个)时间位置。可以使用单元下降(drop in cells)来执行配准，该单元下降通常是为了对要曝光的层图案的图案化特性进行表征而不损失COO(拥有成本)的工具生产量而存在。
在不实施即时对准的情况下，可替换方案是使用较高阶的多项式，如上所述。然而，基于较高阶多项式的对准用于拟合相对稀疏的对准信息(例如，仅待图案化的管芯位置的10-15％用于收集晶圆上的平面内网格畸变)，而未建模的(剩余)拟合误差构成最大的总叠覆预测误差的约50％。收集密集得多的对准信息并使用甚至较高阶的多项式进行拟合并图案化校正可能会略微改善叠覆，而这将以显著的生产量和拥有成本的损失来实现。
为了提供上下文，晶圆处理引起的平面内网格畸变从多个源发生，包括但不限于：由于在被印刷的图案下面的金属/其它层而产生的反向散射/域位移误差；由于图案写入热效应而产生的晶圆弯曲/局部增量晶圆扩张；以及极大地贡献EPE的其它附加效应。如果不进行校正，那么利用局部总图案化未对准对晶圆进行图案化的可能性非常高。
图5是示出受其建模平面内网格畸变(IPGD)的能力限制的光学扫描仪叠覆的示意图。参考图5的左手部分502，晶圆506上的管芯网格504由于晶圆处理而畸变。向量表示每个管芯相对于初始定位(例如，第一层印刷)的角位移。参考图5的右手部分510，常规步进机将在该层上收集相对稀疏的畸变网格信息，如点512所示。因此，使用较高阶多项式允许拟合相对稀疏的对准信息。在模型适于从采样位置中的网格坐标信息获得的网格表示之后，针对“可接受的”剩余来优化位置的数量。需要开销时间来收集该信息。
与如图5中所表示地收集的相对稀疏的畸变网格信息相反，图6是示出根据本发明的实施例使用即时对准方案的畸变网格信息的示意图。参考图6，随着电子束对每个管芯写入，列底部处的检测器收集关于下层的位置坐标的信息。对写入位置的必要调整可以通过以没有或最小的开销时间增加或生产量损失在晶圆上的任何地方实时地进行平台位置控制来执行。具体而言，图6例示了如图5中所提供的相同的图602。放大的示例性管芯区域604例示了管芯区域604内的扫描方向606。
在本发明的实施例的第二方面，说明了用于电子束工具简化的数据压缩或数据缩减。
本文所述的方案涉及限制数据以允许数据的大规模压缩、减少数据路径以及最终提供简单得多的电子束写入工具。具体而言，所述的实施例使得能够显著地减少必须传到电子束工具的电子束列的数据的量。提供了一种实用方案，以允许足够量的数据写入列域并针对域边缘放置误差调整列域，同时保持在物理硬件的电带宽限制内。在不实施这样的实施例的情况下，所需的带宽是当今的电子器件可能需要的约100倍。在实施例中，本文所述的数据缩减或压缩方案可以被实施以大大增加EBL工具的生产量能力。通过增加生产量能力，可以更易于在HVM环境中采用EBL，例如在集成电路制造环境中采用。
图7提供了根据本发明的实施例的示例性计算，其示出了与以5％密度的过孔图案相比，要被传送以在300mm晶圆上以50％密度来图案化一般/常规布局的信息。参考图7，要被传送的信息根据等式(A)。信息传送根据等式(B)，其中，由于边缘放置误差(EPE)不确定性(Ap)引起的信息损失是最小分辨特征，并且ΔPV等于2EPE。假设AP的EBDW工具分辨率等于10nm且EPE等于2.5nm，则由这种通用成像系统在1m2(假设50％图案密度)中被传送的信息量将根据等式(C)。300mm晶圆面积为706cm2，为0.0706m2。相对应地，为了在300mm晶圆上以50％密度来图案化一般布局，需要传送的字节数根据等式(D)。结果是假设10wph TPT对于194.4GB/s的传送速率，在6分钟内传送70TB。根据本发明的实施例，被设计为以大约10％的图案密度印刷过孔(和/或切口)的EBDW工具会相对应地需要较少的信息被传送，例如，以实际的40GB/s的传送速率。在特定实施例中，EBDW工具被设计为以约5％的图案密度印刷过孔(和/或切口)，并且相对应地需要较少的信息被传送，例如以实际的20GB/s的传送速率来传送7TB的信息。
再次参考图7，信息传送被减少到相对(整数)距离，而不是传送绝对64位坐标。相对于例如以50％密度的一般布局图案，通过使用电子束工具来以小于约10％的密度(甚至低至5％的密度)仅对过孔进行图案化，可以实现数据传送量从6分钟内70+TB减少到小于6分钟内7TB，允许电子束装置实现大批量生产所需的制造生产量。
在实施例中，实施以下四种方案中的一种或多种以用于数据缩减：(1)简化用于过孔和切口的所有设计规则，以减少过孔可以占据、以及线切口的开始和停止有可能所在的位置的数量；(2)切口开始和停止的放置以及过孔之间的距离的加密，被加密为n*最小距离(这消除了对发送切口的每个开始和停止位置、以及过孔位置的64位地址的需要)；(3)对于工具中的每列，仅将需要使切口和过孔落入晶圆的该部分内的数据转发到列计算机(每列只接收所需的数据，以如在部分2中加密的形式)；和/或(4)对于工具中的每列，所传输的区域在顶部、底部处增加n条线，并且还允许x的附加宽度(因此，相关联的列计算机可以针对晶圆温度和对准的变化即时进行调整，而不用传输整个晶圆数据)。在实施例中，一个或多个这种数据缩减方案的实施至少在一定程度上实现了电子束工具的简化。例如，通常与多列电子束工具中的单个专用列相关联的处理器或专用计算机可以被简化或甚至完全除去。亦即，可以简化配备有板内专用逻辑能力的单个列，以将逻辑能力移动至板外，或减少对于电子束工具的每个个体列所需的板内逻辑能力的量。
关于上述方案(1)，图8例示了根据本发明的实施例的用于过孔和切口开始/停止的简化设计规则位置的网格布局方案。水平网格800包括线位置的规则布置，其中，实线802表示实际线，且虚线804表示未占用的线位置。该技术的关键在于过孔(填充框806)位于规则网格(示为图8中的垂直网格808)上，并且沿着与位于过孔下的金属线(具有实线轮廓的水平矩形)平行的扫描方向810被印刷。对该设计系统的要求是，仅与垂直网格808成一条直线地形成过孔位置806。
关于切口，利用比过孔网格更细的网格来制造切口。图9例示了根据本发明的实施例的切口的可允许放置。参考图9，线阵列902具有根据网格906位于其中的过孔904。切口(例如，标记的切口908、910和912)的可允许放置由垂直虚线914指示，其中，过孔位置继续为垂直实线906。切口总是确切地在网格914上起始和停止，这对于减少从基础计算机传送直到列计算机的数据量是关键的。然而，要意识到的是，垂直虚线914的位置显现为规则网格，但这不是要求。相反，以过孔切割线为中心的那对线是相对于过孔位置的-xn和+xn的已知距离。过孔位置是沿着切割方向每隔m个单元间隔开的规则网格。
关于上述方案(2)，可以使用切口和过孔的基于距离的加密来消除发送64位全地址的需要。例如，不是发送x和y位置的绝对64位(或128位)地址，而是对沿着从左边缘(对于沿向右移动的方向印刷的晶圆线)或从右边缘(对于沿着向左移动的方向印刷的晶圆线)行进的方向的距离进行加密。以过孔线为中心的那对线是相对于过孔位置的-xn和-xn的已知距离，并且过孔位置是沿着切割方向每隔m个单元间隔开的规则网格。因此，任何过孔印刷位置可以被加密为从零到编号的过孔位置(间隔开m个单元)的距离。这显著减少了必须被传输的定位数据的量。
可以通过向机器提供过孔的自在前过孔的相对计数来进一步减少信息量。图10例示了根据本发明的实施例的线A和线B中的过孔布局。参考图10，可以如下减少如所示的两条线：线A：过孔1002间隔+1，+4，+1，+2；线B：过孔1004间隔+9。过孔1002/1004间隔根据网格1006。要意识到的是，可以进一步执行最可能项的分配的附加通信理论以减少数据空间。即使如此，甚至忽略这种进一步的减少使用直接压缩来将64位位置的4个过孔减少到仅几位也产生了极好的改进。
类似地，可以减少切口的开始和停止，以消除发送每个切口的64位(或128位)位置信息的需要。像灯开关一样，开始切口意味着下一个数据点是切口的结束，并且类似地，下一个位置是下一个切口的开始。由于已知取决于切口开始/停止，切口在从过孔位置行进的方向上在+xn结束(且类似地在-xn开始)，可以对过孔位置进行编码，并且可以指示局部列计算机来重新应用从过孔位置的偏移。图11例示了根据本发明的实施例的线A-E中的切口布局。参考图11，随着发送绝对64(或128)位位置的实质性减小导致：与在前切口的间隔：A：+5(示出为间隔1102)，+1；B：x<无切口>(无论x被加密为什么—没有用于距离的切口)；C：+1(切口的停止点在左手处)，+4(大切口的开始与切口1102的开始垂直对准)+3(大切口的终点)；D：+3，+4；E：+3，+2，+1，+4。
关于上述方案(3)，对于每列，针对切口和过孔传输的数据被限制为仅落在给定列下的晶圆域所需的数据。在示例中，图12例示了根据本发明的实施例的其上具有多个管芯位置1202的晶圆1200以及表示单列的晶圆域的上覆虚线框1204。参考图12，传输到局部列计算机的数据仅限于在虚线框1204中所示的印刷区域中出现的线。
关于上述方案(4)，由于对晶圆弯曲、加热和角度θ的卡盘未对准的校正必须即时完成，传输到列计算机的实际区域是几条线较大的顶部和底部，以及到左和右的附加数据。图13例示了其上具有多个管芯位置1302的晶圆1300以及单列的上覆实际目标晶圆域1304。如图13所示，根据本发明的实施例，提供增加的外围区域1306以负责即时校正。参考图13，虽然增加的外围区域1306略微增加了被传输到列计算机的数据量，但是它也允许列印刷以通过允许列在其正常区域之外印刷来校正由于无数问题导致的晶圆未对准。这样的问题可以包括晶圆对准问题或局部加热问题等。
图14示出了根据本发明的实施例几度晶圆旋转对将被印刷的区域(内部暗、细虚线1402)对照图13中的原始目标区域(内部亮、粗虚线框1304)的影响。参考图14，列计算机能够使用附加传输数据来做出必要的印刷改变，而不需要机器上的复杂的旋转卡盘(这否则会限制印刷的速度)。
在本发明的实施例的第三方面，说明了用于集成电路布局的均匀金属或其它栅格图案密度的区域的实施方式。
在实施例中，为了提高电子束装置的生产量，简化了用于互连层的设计规则以实现可以用于管芯上的逻辑、SRAM和模拟/IO区域的固定间距集合。在一个这样的实施例中，金属布局还需要引线是单向的，在端部处没有钩状部、凹凸(jog)或正交方向引线，如当前在常规非电子束光刻工艺中实现过孔着陆所使用的。
在特定实施例中，在每个金属化层内允许三种不同引线宽度的单向引线。引线中的间隙被精确地切割，并且对于过孔全部都自对准至最大允许尺寸。后者是针对极细间距布线使过孔电阻最小化的优点。本文所述的方案允许使用电子束进行有效的电子束线切割和过孔印刷，其相对于现有电子束解决方案实现了数量级的改进。
图15例示了根据本发明的实施例的如被表示为叠覆于在前金属化层中的垂直金属线1504的水平金属线1502的平面图。参考图15，允许三种不同间距/宽度1506、1508和1510的引线。如所示的，不同的线类型可以分别被分成芯片区域1512、1514和1516。要意识到的是，区域通常大于所示的，但是按比例绘制会使得引线上的细节相当地小。可以首先使用常规光刻技术来制造同一层上的这种区域。
在本文实施例中所述的进展允许精确引线修整以及层之间完全自对准的过孔。要意识到的是，根据需要进行修整，而无需如当前基于光刻的工艺中所需的修整-修整(插塞)规则。此外，在实施例中，显著地移除了过孔-过孔规则。所示密度和关系的过孔将难以或不可能使用当前的支持光学邻近校正(OPC)的光刻能力来进行印刷。类似地，通过使用该技术移除了否则将排除所示切口中的一些切口的插塞/切口规则。因此，互连/过孔层对电路设计的限制较少。
再次参考图15，在垂直方向上，不同间距和宽度的线不重叠即每个区域在垂直方向上分离。相比之下，图16例示了根据本发明的实施例的如被表示为叠覆于在前金属化层中的垂直金属线1604的水平金属线1602的平面图，其中，不同宽度/间距的金属线在垂直方向上重叠。例如，线对1606在垂直方向上重叠，并且线对1608在垂直方向上重叠。再次参考图16，这些区域可以完全重叠。如下面结合本发明的实施例的另一方面所述的，所有三种尺寸的引线可以是相互交错的，如果线制造方法能够实现，而切口和过孔继续能够通用切割件来完全实现。
为了提供上下文，图17例示了如被表示为叠覆于在前金属化层中的重叠垂直金属线的常规金属线1702的平面图。参考图17，与图15和图16的布局相反，传统上使用双向引线。这种布线增加了长正交引线形式的正交布线、在轨迹之间以改变路线的短的凹凸、以及用以放置过孔的在引线的端部处的“钩状部”，以使得线回拉不侵占过孔。这种构造的示例在图17中的X位置处示出。可以论证的是，对这种正交构造的允许提供了一些小的密度优点(特别是在上部X处的轨迹凹凸)，但是这些显著增加了设计规则复杂性/设计规则检查并且阻碍诸如电子束方法之类的工具实现所需的生产量。再次参考图17，要意识到的是，常规OPC/光刻会阻碍在左手侧示出的一些过孔实际上被制造。
在本发明的实施例的第四方面，说明了用于电子束工具的交错阻断器孔阵列(BAA)。
在实施例中，实施交错束孔阵列以解决电子束机器的生产量，同时还实现最小引线间距。在没有交错的情况下，考虑边缘放置误差(EPE)意味着不能切割是引线宽度的两倍的最小间距，因为不可能在单个叠置体中垂直叠置。例如，图18例示了当在孔1800下方沿箭头1804的方向扫描线时，BAA的孔1800相对于要切割的或者将过孔置于目标位置中的线1802。参考图18，对于要切割的或要放置过孔的给定线1802，切割件开口(孔)的EPE 1806导致BAA网格中的矩形开口，其为线的间距。
图19例示了当在孔1900和1902下方沿箭头1908的方向扫描线时，BAA的两个非交错孔1900和1902分别相对于要切割的或者将过孔置于目标位置中的两条线1904和1906。参考图19，当图18的矩形开口1800被置于具有其它这种矩形开口(例如，现在为1900和1902)的垂直单列中时，要切割的线的允许间距由以下限定：2x EPE 1910加上BAA开口1900与1902之间的距离要求1912加上一条引线1904或1906的宽度。所得到的间隔1914由图19的最右边的箭头示出。这个线性阵列会严重地限制布线的间距为实质上大于引线宽度的3-4倍，这是不可接受的。另一种不可接受的替代方案是在以略微偏移引线位置而两次(或多次)通过中切割更紧密间距的引线；这个方案会严重地限制电子束机器的生产量。
与图19相比，图20例示了根据本发明的实施例当在孔2006下方沿方向2010扫描线2008时，BAA 2000的两列2002和2004交错孔2006相对于要切割的或者将过孔置于目标位置中的多条线2008，其中，扫描方向由箭头示出。参考图19，交错的BAA 2000包括两个线性阵列2002和2004，如所示地在空间上交错。两个交错阵列2002和2004切割(或将过孔放置于)交替的线2008。在一个实施例中，线2008以两倍引线宽度被置于紧密网格上。如本公开内容通篇中所使用的，术语交错阵列可以指代在一个方向(例如，垂直方向)上交错并且当视为在正交方向(例如，水平方向)上进行扫描时不具有重叠或具有一些重叠的开口2006的交错。在后一种情况下，有效重叠提供了未对准的容差。
要意识到的是，尽管为了简单起见，交错阵列在本文中被示为两个垂直列，但是单个“列”的开口或孔不必在垂直方向上是列状的。例如，在实施例中，只要第一阵列在垂直方向上共同地具有间距，且在扫描方向上与第一阵列交错的第二阵列在垂直方向上共同地具有间距，就实现了交错阵列。因此，本文中提及或描绘的垂直列实际上可由一个或多个列组成，除非指定为单列的开口或孔。在一个实施例中，在一“列”开口不是单列开口的情况下，可以利用选通时序来补偿“列”内的任何偏移。在实施例中，关键点在于BAA的交错阵列的开口或孔在第一方向上位于特定间距，但在第二方向偏移以允许它们放置切口或过孔，而无需在第一方向上的切口或过孔之间的任何间隙。
因此，一个或多个实施例针对交错束孔阵列，其中，开口交错以允许满足EPE切口和/或过孔要求，而与不能适应EPE技术需要的行内布置相反。相比之下，在没有交错的情况下，边缘放置误差(EPE)的问题意味着不能切割引线宽度的两倍的最小间距，因为不可能在单个叠置体中垂直地进行叠置。相反，在实施例中，使用交错的BAA实现了比各个地电子束写入每个引线位置要快远大于4000倍。此外，交错阵列允许引线间距为引线宽度的两倍。在特定实施例中，阵列在两列上具有4096个交错开口，以使得可以做出每个切口和过孔位置的EPE。要意识到的是，如本文所预计的，交错阵列可以包括两列或更多列的交错开口。
在实施例中，使用交错阵列留下空间用于在BAA的孔周围包括金属，其包含一个或两个电极，以使电子束穿过或转向到晶圆或者转向到法拉第杯或阻断孔。亦即，每个开口可以由电极单独控制以使电子束穿过或偏转。在一个实施例中，BAA具有4096个开口，并且电子束装置覆盖4096个开口的整个阵列，其中，每个开口被电控制。通过如粗的黑色箭头所示的在开口下扫描晶圆来实现生产量的提高。
在特定实施例中，交错BAA具有两行交错的BAA开口。这个阵列允许紧密间距的引线，其中，引线间距可以是引线宽度的2倍。此外，可以在单次通过中切割所有引线(或者可以在单次通过中制造过孔)，从而实现在电子束机器上的生产量。图21A例示了根据本发明的实施例的，BAA的两列交错孔(左)相对于具有使用交错BAA图案化的切口(水平线中的间断)或过孔(填充框)的多条线(右)，其中，扫描方向由箭头示出。
参考图21A，由单个交错阵列产生的线可以如图所示，其中线具有单个间距，切口和过孔被图案化。特别地，图21A描绘了多条线2100或者在不存在线的地方描绘了开口线位置2102。可以沿着线2100形成过孔2104和切口2106。线2100相对于具有扫描方向2112的BAA 2110被示出。因此，图21A可以被视为由单个交错阵列产生的典型图案。虚线示出在经图案化的线中出现切口的位置(包括移除整条线或线部分的总切口)。过孔位置2104是着陆在引线2100的顶部上的图案化过孔。
在实施例中，随着晶圆/管芯沿着晶圆行进方向2112向下移动时，BAA2110的所有或一些开口或孔可以被切换为打开或“关闭”(例如，束偏转)。在实施例中，可以独立地控制BAA，以便每个开口使电子束穿过以到达样本或者使束偏转至例如法拉第杯或阻断孔中。装置可以被构造成使整个束覆盖范围偏转至仅BAA的部分，并且然后BAA中的个体开口被电配置为使电子束通过(“开”)或不通过(“关”)。要意识到的是，对“开口”或“开口高度”的提及指的是撞击在接收晶圆上的斑尺寸而不是BAA中的物理开口，因为物理开口实质上比最终从BAA生成的斑尺寸(例如，纳米级)更大(例如，微米级)。因而，当在本文中描述为BAA中的开口的列或BAA的间距被称为“对应于”金属线的间距时，这种描述实际上指的是如从BAA生成的撞击斑的间距与被切割的线的间距之间的关系。作为示例，从BAA2110生成的斑具有与线2100的间距相同的间距(当两列BAA开口被一起考虑时)。同时，仅从BAA 2110的交错阵列的一列生成的斑具有线2100的间距两倍的间距。
还要意识到的是，包括如上所述的交错束孔阵列(交错BAA)的电子束列还可以包括除了结合图4所所述的那些之外的其它特征，下面结合图24A-24C更详细地进一步说明它们的一些示例。例如，在实施例中，样品台可以旋转90度，以适应可以彼此正交地印刷的交替金属化层(例如，在X和Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆加载在平台上之前将晶圆旋转90度。
图21B例示了根据本发明的实施例的基于图21A所示类型的金属线布局在集成电路中的金属化层2152的叠置体2150的横截面视图。参考图21B，在示例性实施例中，用于互连叠置体2150的金属横截面从下部八个匹配金属层2154、2156、2158、2160、2162、2164、2166和2168的单个BAA阵列获得。要意识到的是，上部较粗/较宽的金属线2170和2172并非由单个BAA制成。过孔位置2174被描绘为连接下部八个匹配的金属层2154、2156、2158、2160、2162、2164、2166和2168。
在本发明的实施例的第五方面，说明了用于电子束工具的三个束孔阵列。
在实施例中，实施束孔阵列以解决电子束机器的生产量，同时还实现最小引线间距。如上所述，在没有交错的情况下，边缘放置误差(EPE)的问题意味着不能切割是引线宽度的两倍的最小间距，因为不可能在单个叠置体中垂直地叠置。下面所述的实施例扩展了交错的BAA的概念，以允许通过三次穿过或者通过在单次穿过中同时地照射/控制所有的三个束孔阵列来在晶圆上曝光三个单独的间距。后一方案对于实现最佳生产量是优选的。
在一些实施方式中，使用三个交错束孔阵列来代替单个束孔阵列。三个不同阵列的间距可以是相关的间距(例如，10-20-30)或者不相关的间距。三个间距可以用在目标管芯上的三个单独的区域中，或者三个间距可以同时出现在相同的局部区域中。
为了提供上下文，使用两个或更多个单个阵列会需要单独的电子束装置，或者针对每个不同的孔尺寸/引线间距而需要来自束孔阵列的变化。否则，结果将是生产量限制器和/或拥有成本的问题。相反，本文所述的实施例针对具有多于一个(例如，三个)交错阵列的BAA。在一个这样的实施例中(在一个BAA上包括三个阵列的情况下)，可以在晶圆上图案化三个不同间距的阵列而不损失生产量。此外，可以使束图案转向以覆盖三个阵列中的一个阵列。该技术的扩展可用于通过根据需要打开和关闭所有三个阵列中的阻断器孔来图案化不同间距的任何混合。
作为示例，图22例示了根据本发明的实施例的具有三个不同交错阵列的布局的BAA 2200的孔。参考图22，三列2202、2204和2206阻断器孔阵列2200可以用于三个不同的线间距，以用于通过随着晶圆/管芯沿着晶圆行进方向2210在下面移动而被切换为打开或“关闭”(束偏转)的孔2208中的全部或一些孔来切割或制造过孔。在一个这样的实施例中，可以在不改变器件中的BAA板的情况下图案化多个间距。此外，在特定实施例中，可以同时印刷多个间距。两种技术都允许在晶圆在BAA下的连续穿过期间印刷许多斑。要意识到的是，尽管本说明书的关注点在于具有不同间距的三个单独的列，但是实施例可以扩展到包括可以适配到装置内的任何数量的间距，例如1、2、3、4、5等等。
在实施例中，关于使每个开口穿过电子束或者使束偏转到法拉第杯或阻断孔中，可以独立地控制BAA。该装置可以被构建为使整个束覆盖范围偏转到仅单个间距列，并且然后间距列中的个体开口被电配置为使束穿过(“开”)或不穿过(“关”)。作为示例，图23例示了根据本发明的实施例的具有三个不同交错阵列2302、2304和2306的布局的BAA 2300的孔2308，其中，电子束仅覆盖阵列中的一个阵列(例如，阵列2304)。在这样的装置配置中，可以针对管芯上仅包含单个间距的特定区域增加生产量。下方晶圆的行进方向由箭头2310指示。
在一个实施例中，为了在间距阵列之间进行切换，可以将偏转器添加到电子束列以允许电子束可转向至BAA间距阵列上。作为示例，图24A包括根据本发明的实施例的具有使束移位的偏转器的电子束光刻装置的电子束列的横截面示意图。参考图24A，例如结合图4所述的电子束列2400包括偏转器2402。偏转器可以用于使束移位至成形孔中适当间距/切口行上，该适当间距/切口行对应于具有多个间距阵列的BAA 2404的适当阵列。作为示例，图24B例示了用于具有间距#1、切口#1(2452)、间距#2、切口#2(2454)和间距#N、切口#N(2456)的BAA 2450的三个(或高达n个)间距阵列。要意识到的是，切口#n的高度不等于切口#n+m的高度。
其它特征也可以包括在电子束列2400中。例如，进一步参考图24A，在实施例中，平台可以旋转90度以适应可以彼此正交地印刷的交替金属化层(例如，在X和Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆加载在平台上之前将晶圆旋转90度。在又一示例中，图24C例示了放大狭缝2460以包括在电子束列上。在图24A中示出了这个放大狭缝2460在列2400上的定位。可以包括放大狭缝2460以保持不同切口高度的效率。要意识到的是，一个或多个上述特征可以包括在单个电子束列中。
在另一个实施例中，电子束完全照射BAA上的多个或所有间距的列。在这个配置中，所有被照射的BAA开口会被电控制为“打开”以使电子束穿过到管芯，或者被电控制为“关闭”以防止电子束到达管芯。这个布置的优点是孔的任何组合可以用于印刷线切口或过孔位置，而不会减少生产量。尽管结合图23和图24A-24C所述的布置也可以用于产生类似的结果，但是对于间距阵列中的每个间距阵列会需要跨晶圆/管芯的单独通路(这将使生产量减小1/n的因数，其中，n是BAA上需要印刷的间距阵列的数量)。
图25例示了根据本发明的实施例的具有三个不同间距交错阵列的布局的BAA的孔，其中，电子束覆盖所有阵列。参考图25，根据本发明的实施例，具有三个不同交错阵列2502、2504和2506的布局的BAA 2500的孔2508，其中，电子束可以覆盖所有阵列(例如，覆盖阵列2502、2504和2506)。下方晶圆的行进方向由箭头2510指示。
在图23或图25的情况下，具有三个开口间距允许针对三个不同的线或引线宽度进行切割或产生过孔。然而，线必须与相对应间距阵列的孔对准(作为相比，下面公开了通用切割件)。图26例示了根据本发明的实施例的相对于多条大线2602的BAA的三束交错孔阵列2600，该多条大线2602具有使用BAA图案化的切口(例如，水平线中的间断2604)或过孔(填充框2606)，其中，扫描方向由箭头2608示出。参考图26，局部区域中的所有线具有相同的尺寸(在这种情况下，对应于BAA右侧上的最大孔2610)。因此，图26例示了由三个交错束孔阵列中的一个产生的典型图案。虚线示出了在经图案化的线中出现切口的位置。黑色矩形是图案化过孔，其着陆在线/引线2602的顶部上。在此情况下，仅启用最大的阻断器阵列。
图27例示了根据本发明的实施例的相对于多条中等尺寸的线2702的BAA的三束交错孔阵列2700，该多条中等尺寸的线2702具有使用BAA图案化的切口(例如，水平线中的间断2704)或过孔(填充框2706)，其中，扫描方向由箭头2708示出。参考图27，局部区域中的所有线具有相同的尺寸(在此情况下，对应于BAA中间的中等尺寸的孔2710)。因此，图27例示了由三个交错束孔阵列中的一个产生的典型图案。虚线显示在经图案化的线中出现切口的位置。黑色矩形是图案化过孔，其着陆在线/引线2702的顶部上。在此情况下，仅启用中型阻断器阵列。
图28例示了根据本发明的实施例的相对于多条小线2802的BAA的三束交错孔阵列2800，该多条小线2802具有使用BAA图案化的切口(例如，水平线中的间断2804)或过孔(填充框2806)，其中，扫描方向由箭头2808示出。参考图28，局部区域中的所有线具有相同的尺寸(在此情况下，对应于BAA左侧上的最小孔2810)。因此，图28例示了由三个交错束孔阵列中的一个产生的典型图案。虚线示出了在经图案化的线中出现切口的位置。黑色矩形是图案化过孔，其着陆在线/引线2802的顶部上。在此情况下，仅启用小的阻断器阵列。
在另一个实施例中，可以图案化三个间距的组合，其中，相对于已经在这些位置中的线的孔对准是可能的。图29A例示了根据本发明的实施例的相对于多条不同尺寸的线2902的BAA的三束交错孔阵列2900，该多条不同尺寸的线2902具有使用BAA图案化的切口(例如，水平线中的间断2904)或过孔(填充框2906)，其中，扫描方向由箭头2908示出。参考图29A，在出现在三交错BAA上的固定网格2950上可以图案化多达三种不同的金属宽度。BAA的深色孔2910在它们扫描期间被打开/关闭。浅色BAA孔2912保持关闭。因此，图29A例示了通过同时使用所有的三个交错束孔阵列而产生的典型图案。虚线示出了在经图案化的线中出现切口的位置。黑色矩形是图案化过孔，其着陆在线/引线2902的顶部上。在此情况下，小的阻断器阵列、中型阻断器阵列和大的阻断器阵列均被启用。
图29B例示了根据本发明的实施例的基于图29A所示类型的金属线布局的集成电路中的金属化层的叠置体2960的横截面视图。参考图29B，在示例性实施例中，由用于下部八个匹配层级2962、2964、2966、2968、2970、2972、2974和2976的1倍、1.5倍和3倍间距/宽度的三个BAA间距阵列得到用于互连叠置体的金属横截面。例如，在层级2962中，调用示例性的1倍的线2980，示例性的1.5倍的线2982和示例性的3倍的线2984。要意识到的是，对于具有出自页面的线的那些层，可以只看到金属的不同宽度。同一层中的所有金属都具有相同的厚度，而不管金属宽度如何。要意识到的是，上部较厚/较宽金属将不会用相同的三间距BAA制成。
在另一个实施例中，阵列内的不同线可以改变宽度。图30例示了根据本发明的实施例的相对于多条不同尺寸的线3002的BAA的三束交错孔阵列3000，该多条不同尺寸的线3002具有使用BAA图案化的切口(例如，水平线中的间断3004)或过孔(填充框3006)，其中，扫描方向由箭头3008示出。参考图30，从线的阵列3002的底部开始的第三水平线3050在与窄线3054相同的网格线3056上具有宽线3052。用于在不同尺寸的线中切割或制造过孔的相对应的不同尺寸但水平对准的孔3060和3062被突出显示并且与两条线3052和3054水平对中。因此，图30例示出了具有在图案化期间以及在不同区域内改变线宽度的附加可能性的情况。
在本发明的实施例的第六方面，说明了用于电子束工具的非通用切割件。
在实施例中，使得在相同区域中切割多个间距的引线是可能的。在特定实施方式中，高生产量电子束处理用于以均具有等于预定值的开口高度的两个BAA阵列来界定切口。作为说明性示例，N(20nm-最小布局间距)和M(30nm)可以以最小间距/4(N/4)的所需EPE容差来切割多个间距布局(N[20]、M[30]、N*2[40]、N*3或M*2[60]、N*4[80]、M*3[90]nm)等，如果切口/插塞轨迹被置于网格上。
图31例示了根据本发明的实施例的在每条线上具有上覆相对应孔3100的不同间距的三组线3102、3104和3106。参考图31，示出了40nm、30nm和20nm的阵列垂直间距。对于40nm间距的线3102，交错BAA(例如，具有2048个开口)可用于切割该线。对于30nm间距的线3104，交错BAA(例如，具有2730个开口)可用于切割该线。对于20nm间距的线3106，交错BAA(例如，具有4096个开口)可用于切割该线。在该示例性情况下，需要切割在具有20nm、30nm和40nm间距的10nm步长单向网格3150上绘制的平行线。BAA具有三个间距(即，三个子阵列)，并且与所绘制的轨迹3160轴向对准，如图31所示。
假设图31的三个子阵列中的每个子阵列上的每个孔具有其自己的驱动器，可以以与布局中存在的间距的数量和混合无关的工具生产量来执行对具有与所示单向网格一致的布局上的轨迹的复杂布局的切割。结果是，使得多个切口、不同宽度的多个同时切口以及大于任何单个间距的宽度的切口成为可能。该设计可以被称为间距不可知生产量。为了提供上下文，在对于每个间距需要晶圆的多次穿过的情况下，这个结果是不可能的。要意识到的是，这个实施方式不限于三个BAA开口尺寸。可以产生另外的组合，只要在各个BAA间距之间存在公共网格关系。
此外，在实施例中，同时制造的多个切口可以具有多个间距，并且通过完全覆盖切口距离的不同开口的组合来容纳较宽的线。例如，图32例示了根据本发明的实施例的包括一条非常大的线3204的多条不同尺寸的线3202以及在公共网格3214上的束孔阵列垂直间距布局3206(三个阵列3208、3210和3212)。非常宽的线3204被在垂直方向上添加性的三个大孔3216的组合所切割。观察图32可以意识到的是，引线3202被示出为由被示为虚线框(例如，对应于孔3216的虚线框3218)的各个开口所切割。
在本发明的实施例的第七方面，说明了一种用于电子束工具的通用切割件。
在实施例中，通过界定切口以使得具有等于预定值的开口高度的单个(通用)BAA可用于各种线间距/宽度来实现高生产量电子束处理。在一个这样的实施例中，开口高度的目标是最小间距布局的一半。要意识到的是，对“开口高度”的提及指的是撞击在接收晶圆上的斑尺寸而不是BAA中的物理开口，因为物理开口实质上比最终从BAA生成的斑尺寸(例如，纳米级)更大(例如，微米级)。在特定示例中，对于N＝20nm的最小布局间距，开口的高度为10nm。在此情况下，可以切割多个间距布局(例如，N[20]、M[30]、N*2[40]、N*3或M*2[60]、N*4[80]、M*3[90]nm)等。可以以最小间距/4(N/4)的所需EPE容差来执行切割，假设切口/插塞轨迹被置于预定网格上，其中轨迹轴在与在两个BAA开口之间的中间符合的预定一维(ID)网格上对准。通过最小地曝光两个开口以满足EPE要求＝间距/4来中断每个金属轨迹邻接性。
在示例中，图33例示了根据本发明的实施例的多条不同尺寸的线3302以及通用切割件间距阵列3304。参考图33，在特定实施例中，将具有10nm间距阵列3304(具有例如8192个开口(仅示出其中的几个开口))的BAA用作通用切割件。要意识到的是，尽管线被示出在公共网格3306上，但是在实施例中，线实际上根本不必与网格对齐。在该实施例中，通过切割件开口来区分间隔。
一般而言，再次参考图33，束孔阵列3304包括交错的方形束开口3308(例如，8192个交错的方形束开口)的阵列，其可以被实施以便在沿着水平方向3310执行扫描时，通过在垂直方向上结合使用一个或多个开口来切割任何宽度的线/引线3302。唯一的限制在于，对于切割任何个体引线，相邻引线是2*EPE。在一个实施例中，通过从BAA 3304即时选择的通用切割件开口3308的组合来切割引线。作为示例，线3312被来自BAA 3304的三个开口3314切割。在另一个示例中，线3316被来自BAA 3304的11个开口3318切割。
为了与非通用切割件比较，在图33中例示了阵列3320的分组。要意识到的是，在通用切割件中不存在阵列3320的分组，而是为了将通用切割件与基于阵列3320的分组的非通用切割件进行比较而示出的。
为了提供上下文，其它束孔阵列布置需要具体地在待切割的线的中心线上对准的开口。相反，根据本文的实施例，通用孔阵列技术允许在非对准的线中心线上切割任何宽度的线/引线。此外，否则被其它技术的BAA固定的线宽度(和间隔)的变化由通用切割件适应。因此，可以允许制造工艺的最近变化或者专门针对个体电路的RC需要定制的线/引线。
要意识到的是，只要满足间距/4的EPE覆盖要求，各个线/引线就不必在通用切割件情况下精确地对准。唯一的限制在于，在线之间提供足够的空间，以在线之间具有EPE/2距离，其中如下切割件以EPE/4而排列。图34示出了根据本发明的实施例的如针对两条线3402和3404参考的用于通用切割件3400的2*EPE规则。参考图34，顶线的EPE 3406和底线的EPE 3408提供了对应于通用切割件孔3410的间距的2*EPE宽度。因此，开口间距的规则对应于两条线之间的最小空间。如果距离大于此，切割件将切割任意宽度线。注意，最小孔尺寸和间距正好等于线的2*EPE。
在实施例中，通过使用通用切割件，所得到的结构可以具有在电子束产生的半导体样品中的随机引线宽度和放置。然而，随机放置仍然被说明为单向的，因为在该方案中没有制造正交的线或钩状部。可以实施通用切割件以用于切割许多不同的间距和宽度，例如，可以在电子束图案化之前通过图案化来制造任何事物以用于切口和过孔。作为比较，上述交错阵列和三个交错阵列BAA与用于间距的固定位置相关联。
一般而言，参考本发明的实施例的所有上述方面，要意识到的是，可以在衬底上方制造具有含线切口(或插塞)的线并且具有相关联的过孔的金属化层，并且在一个实施例中，可以在在前金属化层上方制造该金属化层。作为示例，图35例示了根据本发明的实施例的在前层金属化结构的平面图和相对应的横截面视图。参考图35，起始结构3500包括金属线3502和层间电介质(ILD)线3504的图案。起始结构3500可以以栅格状图案来图案化，该栅格状图案具有以恒定间距间隔开的金属线并具有恒定宽度，如图35所示。尽管未示出，但是线3502可以在沿线的各个位置处具有中断(即，切口或插塞)。例如，可以通过如上所述的间距减半或间距四等分方案来制造该图案。一些线可以与下方过孔相关联，例如在横截面视图中作为示例示出的线3502'。
在实施例中，在图35的在前金属化结构上的金属化层的制造开始于层间电介质(ILD)材料在结构3500上方的形成。然后可在ILD层上形成硬掩模材料层。硬掩模材料层可以被图案化以形成与3500的线3502正交的单向线的栅格。在一个实施例中，单向硬掩模线的栅格使用常规光刻法(例如，光致抗蚀剂和其它相关联的层)制造，并且可以具有如由上所述的间距减半、间距四等分等方案界定的线密度。硬掩模线的栅格使下方ILD层的栅格区域曝光。ILD层的这些曝光部分最终被图案化以用于金属线形成、过孔形成和插塞形成。例如，在实施例中，如上所述，使用EBL在曝光的ILD的区域中图案化过孔位置。图案化可以涉及形成抗蚀剂层，并且通过EBL对抗蚀剂层进行图案化以提供可以被蚀刻至ILD区域中的过孔开口位置。上覆硬掩模的线可以用于将过孔仅限定在曝光的ILD的区域，其中，重叠由可以有效地用作蚀刻停止的硬掩模线适应。在单独的EBL处理操作中，插塞(或切口)位置也可以如由上覆硬掩模线限定的在ILD的曝光区域中被图案化。切口或插塞的制造有效地保留了将最终中断其中制造的金属线的ILD的区域。然后可以使用镶嵌方案来制造金属线，其中，使ILD的曝光部分(在硬掩模线之间且未被插塞保留层保护的那些部分，该插塞保留层例如是在“切割”期间被图案化的抗蚀剂层)部分地凹陷。凹陷可以进一步延伸过孔位置以打开来自下方金属化结构的金属线。然后，例如通过镀覆和CMP处理用金属来填充部分凹陷的ILD区域(还可以涉及填充过孔位置的过程)，以在上覆硬掩模线之间提供金属线。最终可以移除硬掩模线以完成金属化结构。要意识到的是，仅作为示例提供线切口、过孔形成和最终的线形成的上述顺序。如本文所述，可以使用EBL切口和过孔来适应各种处理方案。
在实施例中，如本说明书通篇中所使用的，层间电介质(ILD)材料由电介质或绝缘材料的层组成或包括电介质或绝缘材料的层。适当的电介质材料的示例包括但不限于：硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域公知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术或通过其它沉积方法来形成，该常规技术例如是化学气相沉积(CVD)、物理气相沉积(PVD)。
在实施例中，同样如本说明书通篇中所使用的，互连材料由一个或多个金属或其它导电结构组成。常见的示例是使用铜线和结构，其可以包括或不包括铜与周围的ILD材料之间的阻挡层。如本文所使用的，术语金属包括多种金属的合金、叠置体和其它组合。例如，金属互连线可以包括阻挡层、合金或不同金属的叠置体等。互连线在本领域中有时也被称为迹线、引线、线、金属或简称为互连件。
在实施例中，同样如本说明书通篇中所使用的，硬掩模材料由不同于层间电介质材料的电介质材料组成。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或两者、或其组合。其它适当的材料可以包括碳基材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或其它上覆材料可以包括钛或另一种金属的氮化物层(例如，氮化钛)。在这些层中的一个或多个层中可以包括可能较少量的其它材料，例如氧。可替换地，取决于具体的实施方式，可以使用本领域公知的其它硬掩模层。硬掩模层可以通过CVD、PVD或通过其它沉积方法形成。
要意识到的是，结合图35所述的层和材料通常形成在下方半导体衬底或结构上或之上，例如集成电路的下方器件层。在实施例中，下方半导体衬底表示用于制造集成电路的普通工件物体。半导体衬底常常包括硅或另一种半导体材料的晶圆或其它片状件。适当的半导体衬底包括但不限于：单晶硅、多晶硅和绝缘体上硅(SOI)、以及由其它半导体材料形成的类似衬底。取决于制造的阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中常见的其它材料。此外，图35中所示的结构可以在下方较低层级的互连层上被制造。
在另一个实施例中，EBL切口可用于制造半导体器件，例如集成电路的PMOS或NMOS器件。在一个这样的实施例中，EBL切口用于对最终用于形成基于鳍部的结构或三栅极结构的有源区的栅格进行图案化。在另一个这样的实施例中，EBL切口用于对最终用于栅电极制造的栅极层(例如，多晶硅层)进行图案化。作为已完成的器件的示例，图36A和图36B分别例示了根据本发明的实施例的具有多个鳍部的非平面半导体器件的横截面视图和平面图(沿着横截面视图的a-a'轴截取)。
参考图36A，半导体结构或器件3600包括由衬底3602形成并且形成在隔离区域3606内的非平面有源区(例如，包括突出鳍部部分3604和子鳍部区域3605的鳍部结构)。栅极线3608设置在非平面有源区的突出部分3604上方以及隔离区域3606的部分上方。如所示的，栅极线3608包括栅极电极3650和栅极电介质层3652。在一个实施例中，栅极线3608还可以包括电介质覆盖层3654。从该透视图中还可以看到栅极接触部3614和上覆栅极接触过孔3616以及上覆金属互连件3660，所有这些都设置在层间电介质叠置体或层3670中。从图36A的透视图中还可以看到，在一个实施例中，栅极接触部3614设置在隔离区域3606上方，而非在非平面有源区上方。
参考图36B，栅极线3608被示出为设置在突出鳍部部分3604上方。从该透视图可以看到突出鳍部部分3604的源极区3604A和漏极区3604B。在一个实施例中，源极区3604A和漏极区3604B是突出鳍部部分3604的原始材料的掺杂部分。在另一个实施例中，突出鳍部部分3604的材料被移除，并且例如通过外延沉积被另一种半导体材料替代。在任一情况下，源极区3604A和漏极区3604B可以在电介质层3606的高度以下延伸，即延伸到子鳍部区域3605中。
在实施例中，半导体结构或器件3600是非平面器件，例如但不限于fin-FET或三栅极器件。在这样的实施例中，相对应的半导体沟道区由三维体组成或形成在三维体中。在一个这样的实施例中，栅极线3608的栅极电极叠置体围绕三维体的至少顶部表面和一对侧壁。
本文公开的实施例可以用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于：处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，集成电路或其它微电子器件可以用于本领域公知的各种各样的电子器件中。例如，在计算机系统(例如，台式计算机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与总线和系统中的其它组件耦合。例如，处理器可以通过一条或多条总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方案来制造。
图37例示了根据本发明的一个实施方式的计算设备3700。计算设备3700容纳板3702。板3702可以包括多个组件，包括但不限于，处理器3704和至少一个通信芯片3706。处理器3704物理耦合并电耦合到板3702。在一些实施方式中，至少一个通信芯片3706也物理耦合并电耦合到板3702。在进一步的实施方式中，通信芯片3706是处理器3704的部分。
取决于其应用，计算设备3700可以包括其它组件，其可以或可以不物理耦合并电耦合到板3702。这些其它组件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。
通信芯片3706实现了无线通信，用于向计算设备3700传送数据和从计算设备3700传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可以不包含。通信芯片3706可以实施多种无线标准或协议中的任意一种，包括但不限于：Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更先进的任何其它无线协议。计算设备3700可以包括多个通信芯片3706。例如，第一通信芯片3706可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片3706可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备3700的处理器3704包括封装在处理器3704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，并将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片3706也包括封装在通信芯片3706内的集成电路管芯。根据本发明的实施例的另一个实施方式，通信芯片的集成电路管芯包括根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。
在进一步的实施方式中，容纳在计算设备3700内的另一个组件可以包含集成电路管芯，其包括根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。
在各个实施方式中，计算设备3700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频记录器。在进一步的实施方式中，计算设备3700可以是处理数据的任何其它电子设备。
本发明的实施例可以被提供为计算机程序产品或软件，其可以包括其上存储有指令的机器可读介质，该指令可以用于对计算机系统(或其它电子设备)进行编程以执行根据到本发明的实施例的过程。在一个实施例中，计算机系统与例如结合图4和/或图24A-24C所述的电子束工具耦合。机器可读介质包括用于存储或传输机器(例如，计算机)可读形式的信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读储存介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘储存介质、光储存介质、闪存设备等)、机器(例如，计算机)可读传输介质(电、光、声或其它形式的传播信号(例如，红外信号、数字信号等))等。
图38例示了示例性形式的计算机系统3800的机器的图示，在其中可以执行指令集，该指令集用于使机器执行本文所述的任何一个或多个方法(例如，端点检测)。在替代实施例中，机器可以连接(例如，联网)到局域网(LAN)、内联网、外联网或互联网中的其它机器。机器可以在客户端-服务器网络环境中以服务器或客户端机器的能力操作，或者在对等(或分布式)网络环境中作为对等机器操作。机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、web装置、服务器、网络路由器、交换机或桥接器、或能够执行指定要由该机器采取的动作的指令集(顺序或其它方式地)的任何机器。此外，尽管仅示出了单个机器，但是术语“机器”也可以被认为包括单独地或联合地执行一个(或多个)指令集以执行本文所述的任何一个或多个方法的机器(例如，计算机)的任何集合。
示例性计算机系统3800包括处理器3802、主存储器3804(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)之类的动态随机存取存储器(DRAM)等)、静态存储器3806(例如，闪存、静态随机存取存储器(SRAM)等)和辅助存储器3818(例如，数据储存设备)，其经由总线3830彼此进行通信。
处理器3802表示一个或多个通用处理设备，例如微处理器、中央处理单元等。具体而言，处理器3802可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施其它指令集的处理器、或者实施指令集的组合的处理器。处理器3802还可以是一个或多个专用处理设备，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理器3802被配置为执行处理逻辑3826以执行本文所述的操作。
计算机系统3800还可以包括网络接口设备3808。计算机系统3800还可以包括视频显示单元3810(例如，液晶显示器(LCD)、发光二极管显示器(LED)或阴极射线管(CRT))、字母数字输入设备3812(例如，键盘)、光标控制设备3814(例如，鼠标)和信号生成设备3816(例如，扬声器)。
辅助存储器3818可以包括其上存储有一个或多个指令集(例如，软件3822)的机器可访问储存介质(或具体而言，计算机可读储存介质)3832，所述指令集具体化本文所述方法或功能中的任何一个或多个。软件3822还可以在其由计算机系统3800执行期间完全地或至少部分地驻留在主存储器3804内和/或处理器3802内，主存储器3804和处理器3802也构成机器可读存储介质。软件3822还可以经由网络接口设备3808通过网络3820被传输或接收。
尽管机器可访问储存介质3832在示例性实施例中被示为是单一介质，但是术语“机器可读储存介质”应该被认为包括单一介质或多种介质(例如，集中式或分布式数据库、以及/或相关联的高速缓存和服务器)，其存储一个或多个指令集。术语“机器可读储存介质”还应被认为包括能够对用于由机器执行的指令集进行存储或编码并且使得机器执行本发明的方法中的任何一个或多个方法的任何介质。因此，术语“机器可读储存介质”应被认为包括但不限于固态存储器以及光学和磁性介质。
本发明的实施例的实施方式可以在诸如半导体衬底之类的衬底上形成或执行。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅下部结构形成的晶体衬底。在其它实施方式中，半导体衬底可以使用替代材料形成，其可以或可以不与硅组合，该替代材料包括但不限于：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或第III-V族或第IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的几个示例，但是可以用作可以构建半导体器件的基础的任何材料都落在本发明的精神和范围内。
可以在衬底上制造多个晶体管，例如金属氧化物半导体场效应晶体管(MOSFET或简称为MOS晶体管)。在本发明的各个实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管之类的FinFET晶体管以及诸如纳米带和纳米线晶体管之类的围栅晶体管或环栅晶体管。尽管本文所述的实施方式可以仅例示平面晶体管，但是应当注意的是，本发明也可以使用非平面晶体管来实施。
每个MOS晶体管包括由至少两层(栅极电介质层和栅极电极层)形成的栅极叠置体。栅极电介质层可以包括一层或多层的叠置体。一层或多层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以用于栅极电介质层中的高k材料的示例包括但不限于：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以改善其质量。
栅极电极层形成在栅极电介质层上，并且可以由至少一种P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可由两个或更多个金属层的叠置体组成，其中，一个或多个金属层是功函数金属层，且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层使得能够形成具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可用于栅极电极的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层使得能够形成具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极。
在一些实施方式中，栅极电极可以由“U”形结构组成，其包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶部表面的两个侧壁部分。在另一个实施方式中，形成栅极电极的金属层中的至少一层可以简单地是平面层，其基本上平行于衬底的顶部表面，并且不包括基本上垂直于衬底的顶部表面的侧壁部分。在本发明的进一步的实施方式中，栅极电极可以由U形结构和平面的、非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面的、非U形层顶部形成的一个或多个U形金属层组成。
在本发明的一些实施方式中，在栅极叠置体的围住该栅极叠置体的相对侧上可以形成一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、碳掺杂的氮化硅和氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺在本领域是公知的，并且通常包括沉积和蚀刻工艺步骤。在替代实施方式中，可以使用多个间隔体对，例如，可在栅极叠置体的相对侧上形成两对、三对或四对侧壁间隔体。
如本领域所公知的，源极区和漏极区形成在与每个MOS晶体管的栅极叠置体相邻的衬底内。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区和漏极区。在前一工艺中，诸如硼、铝、锑、磷或砷之类的掺杂剂可以被离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并使掺杂剂进一步扩散到衬底中的退火工艺典型地在离子注入工艺之后进行。在后一工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹陷部。然后可以执行外延沉积工艺，以利用用于制造源极区和漏极区的材料来填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极区和漏极区。在一些实施方式中，外延沉积的硅合金可以用诸如硼、砷或磷之类的掺杂剂进行原位掺杂。在进一步的实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种替代半导体材料来形成源极区和漏极区。并且在进一步的实施例中，可以使用一个或多个金属和/或金属合金层来形成源极区和漏极区。
将一个或多个层间电介质(ILD)沉积在MOS晶体管上方。ILD层可以使用因其在集成电路结构中的适用性而公知的电介质材料(例如，低k电介质材料)形成。可以使用的电介质材料的示例包括但不限于：二氧化硅(SiO2)、碳掺杂的氧化物(CDO)、氮化硅、有机聚合物(例如，八氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐(例如，硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。ILD层可包括小孔或空气间隙以进一步减小它们的介电常数。
图39例示了包括本发明的一个或多个实施例的内插器3900。内插器3900是用于将第一衬底3902桥接到第二衬底3904的居间衬底。第一衬底3902可以是例如集成电路管芯。第二衬底3904可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器3900的目的在于将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，内插器3900可以将集成电路管芯耦合到随后可耦合到第二衬底3904的球栅阵列(BGA)3906。在一些实施例中，第一衬底3902和第二衬底3904附接到内插器3900的相对侧。在其它实施例中，第一衬底3902和第二衬底3904附接到内插器3900的同一侧。在进一步的实施例中，三个或更多个衬底通过内插器3900的方式互连。
内插器3900可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或聚合物材料(例如，聚酰亚胺)形成。在进一步的实施方式中，内插器可以由替代刚性或柔性材料形成，其可以包括上述用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插器可以包括金属互连件3908和过孔3910，包括但不限于穿硅过孔(TSV)3912。内插器3900还可以包括嵌入式器件3914，包括无源器件和有源器件两者。这样的器件包括但不限于：电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器3900上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据本发明的实施例，本文公开的装置或工艺可以用于制造内插器3900。
图40例示了根据本发明的一个实施例的计算设备4000。计算设备4000可以包括多个组件。在一个实施例中，这些组件附接到一个或多个母板。在替代实施例中，这些组件被制造在单个片上系统(SoC)管芯上而非母板上。计算设备4000中的组件包括但不限于集成电路管芯4002和至少一个通信芯片4008。在一些实施方式中，通信芯片4008被制造为集成电路管芯4002的部分。集成电路管芯4002可以包括CPU 4004以及常常用作高速缓存存储器的管芯上存储器4006，其可由诸如嵌入式DRAM(eDRAM)或自旋转移扭矩存储器(STTM或STTM-RAM)之类的技术来提供。
计算设备4000可以包括可以或可以不物理耦合并电耦合到母板或者在SoC管芯内制造的其它组件。这些其它组件包括但不限于：易失性存储器4010(例如，DRAM)、非易失性存储器4012(例如，ROM或闪存)、图形处理单元4014(GPU)、数字信号处理器4016、密码处理器4042(在硬件内执行加密算法的专用处理器)、芯片组4020、天线4022、显示器或触摸屏显示器4024、触摸屏控制器4026、电池4029或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备4028、罗盘4030、运动协处理器或传感器4032(其可以包括加速度计、陀螺仪和罗盘)、扬声器4034、相机4036、用户输入设备4038(例如，键盘、鼠标、手写笔和触摸板)以及大容量储存设备4040(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片4008实现了无线通信，以用于向计算设备4000传送数据和从计算设备4000传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可以不包含。通信芯片4008可以实施多种无线标准或协议中的任意一种，包括但不限于：Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更先进的任何其它无线协议。计算设备4000可以包括多个通信芯片4008。例如，第一通信芯片4008可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，而第二通信芯片4008可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备4000的处理器4004包括根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片4008也包括根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。
在进一步的实施例中，容纳在计算设备4000内的另一个组件可以包含根据本发明的实施例的实施方式使用CEBL制造的一个或多个结构。
在各个实施例中，计算设备4000可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算设备4000可以是处理数据的任何其它电子设备。
对本发明的实施例的所示实施方式的以上描述(包括在摘要中描述的内容)并非旨在是穷尽的或将本发明限于所公开的精确形式。尽管在本文中出于说明性目的描述了本发明的特定实施方式和示例，但是各种等效修改在本发明的范围内是可能的，如本领域技术人员将认识到的。
根据以上具体实施方式，可以对本发明做出这些修改。在所附权利要求中使用的术语不应被解释为将本发明限于在说明书和权利要求中公开的特定实施方式。相反，本发明的范围应完全由所附权利要求来确定，应根据已确立的权利要求的解释原则来解释权利要求书。
在实施例中，一种用于电子束工具的阻断器孔阵列(BAA)，所述BAA包括沿着第一方向的第一列开口。所述BAA还包括沿着所述第一方向并与所述第一列开口交错的第二列开口。所述第一列开口和所述第二列开口一起形成在所述第一方向上具有间距的阵列。所述BAA的扫描方向沿着与所述第一方向正交的第二方向。所述阵列的所述间距对应于与所述第二方向平行取向的线的目标图案的最小间距布局的一半。
在一个实施例中，所述第一列开口是在所述第一方向上对准的第一单列开口，并且所述第二列开口是在所述第一方向上对准的第二单列开口。
在一个实施例中，当沿着所述第二方向被扫描时，所述第一列开口中的开口不与所述第二列开口中的开口重叠。
在一个实施例中，当沿着所述第二方向被扫描时，所述第一列开口中的所述开口与所述第二列开口中的开口略微重叠。
在一个实施例中，所述第一列开口和所述第二列开口是在薄硅片中形成的第一列孔和第二列孔。
在一个实施例中，所述第一列孔和所述第二列孔的孔中的一个或多个孔在其周围具有金属。
在一个实施例中，所述阵列的所述间距对应于大约10纳米的电子束斑尺寸间距，并且线的所述目标图案的所述最小间距布局是大约20纳米。
在一个实施例中，所述第一列开口和所述第二列开口合计达到共8192个在薄硅片中形成的孔。
在实施例中，一种形成用于半导体结构的图案的方法，所述方法包括在衬底之上形成平行线的图案。所述平行线的图案具有最小间距布局。所述方法还包括将所述衬底在电子束工具中对准，以提供与所述电子束工具的扫描方向平行的所述平行线的图案。所述电子束工具包括阻断器孔阵列(BAA)，所述阻断器孔阵列(BAA)包括沿着阵列方向的第一开口阵列以及沿着所述阵列方向并与所述第一开口阵列交错的第二开口阵列。所述第一开口阵列和所述第二阵列形成在所述阵列方向上具有间距的阵列。所述阵列方向正交于所述扫描方向。所述阵列的所述间距对应于所述平行线的图案的所述最小间距布局的一半。所述方法还包括：通过沿着所述扫描方向对所述衬底进行扫描来在所述平行线的图案中或之上形成切口或过孔的图案，以给所述平行线的图案提供线间断。
在一个实施例中，形成所述平行线的图案包括使用间距减半或间距四等分技术。
在一个实施例中，形成所述切口或过孔的图案包括对光致抗蚀剂材料层的区域进行曝光。
在实施例中，一种用于电子束工具的列，包括电子源，所述电子源用于提供电子束。限制孔沿着所述电子束的束路径与所述电子源耦合。高纵横比照明光学器件沿着所述电子束的束路径与所述限制孔耦合。成形孔沿着所述电子束的束路径与所述高纵横比照明光学器件耦合。阻断器孔阵列(BAA)沿着所述电子束的束路径与所述成形孔耦合。所述BAA包括沿着第一方向的第一开口阵列。所述BAA还包括沿着所述第一方向并与所述第一开口阵列交错的第二开口阵列。所述第一开口阵列和所述第二开口阵列一起形成在所述第一方向上具有间距的阵列。所述列还包括最后的孔，所述最后的孔沿着所述电子束的束路径与所述BAA耦合。所述列还包括样品台，所述样品台用于接收所述电子束。所述样品台的扫描方向沿着与所述BAA的所述第一方向正交的第二方向。所述BAA的所述阵列的所述间距对应于与所述第二方向平行取向的线的目标图案的最小间距布局的一半。
在一个实施例中，当沿着所述第二方向扫描所述样品台时，所述BAA的所述第一开口阵列中的开口不与所述BAA的所述第二开口阵列中的开口重叠。
在一个实施例中，当沿着所述第二方向扫描所述样品台时，所述BAA的所述第一开口阵列中的开口与所述BAA的所述第二开口阵列中的开口略微重叠。
在一个实施例中，所述BAA是布置在薄硅片中的物理孔阵列。
在一个实施例中，所述BAA的所述第一孔阵列和所述第二孔阵列中的一个或多个孔在其周围具有金属。
在一个实施例中，所述金属包括一个或多个电极，所述一个或多个电极用于使所述电子束的部分穿过或者使所述电子束的部分转向至容纳在所述列中的阻断孔或法拉第杯。
在一个实施例中，所述BAA的所述阵列的所述间距对应于大约10纳米的电子束斑尺寸间距，并且线的所述目标图案的所述最小间距布局是大约20纳米。
在一个实施例中，所述BAA具有8192个孔。
在一个实施例中，所述成形孔是一维成形孔。
在一个实施例中，所述样品台可旋转90度以适应交替的正交层图案化。
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