技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。
背景技术：
目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，Ptype
MetalOxideSemiconductor)管、N型金属氧化物半导体(NMOS，NtypeMetal
OxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属
氧化物半导体(CMOS，ComplementaryMetalOxideSemiconductor)管是构成
芯片的主要器件。
随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器
件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种
因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩
小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器
件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小
所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅
栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生
费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。
然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性
能仍有待提高。
技术实现要素：
本发明解决的问题是现有技术中先形成第二金属栅极后形成第一金属栅
极的工艺中，第二金属栅极会受到损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供
包括第一区域和第二区域的基底，所述第一区域部分基底上形成有第一伪栅，
所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基
底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和
第二金属栅极侧壁表面；刻蚀去除所述第一伪栅，在第一区域层间介质层内
形成第一开口，且所述第一开口内和第二金属栅极表面形成有刻蚀副产物；
对所述第一开口和第二金属栅极表面进行第一刻蚀后处理，刻蚀去除所述刻
蚀副产物，且在第一刻蚀后处理之后，第二金属栅极表面有氟残留；对所述
第二金属栅极表面进行第二刻蚀后处理，刻蚀去除所述氟残留，所述第二刻
蚀后处理的处理气体包括一氧化碳；在所述第二刻蚀后处理之后，形成填充
满所述第一开口的第一金属栅极。
可选的，采用同步脉冲法进行所述第一刻蚀后处理；所述第一刻蚀后处
理的处理气体包括CF4或C4F8。
可选的，所述第一刻蚀后处理的处理气体还包括Cl2或Ar。
可选的，所述第一刻蚀后处理的工艺参数为：CF4流量为50sccm至
500sccm，Cl2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供
源功率为100瓦至2000瓦，源功率的占空比为10％至80％，提供偏置功率为
0瓦至200瓦，偏置功率的占空比为10％至80％，源功率和偏置功率的脉冲
频率为100赫兹至10千赫兹，反应腔室压强为10毫托至500毫托。
可选的，采用同步脉冲法进行所述第二刻蚀后处理。
可选的，所述第二刻蚀后处理的工艺参数为：CO流量为50sccm至
500sccm，提供源功率为100瓦至2000瓦，源功率的占空比为10％至80％，
提供偏置功率为0瓦至200瓦，偏置功率的占空比为10％至80％，源功率和
偏置功率的脉冲频率为100赫兹至10千赫兹，反应腔室压强为10毫托至500
毫托。
可选的，在进行所述第二刻蚀处理之后、形成所述第一金属栅极之前，
还包括步骤：对所述第二金属栅极表面进行氮化处理，将部分第二金属栅极
转化为金属氮化层。
可选的，采用同步脉冲法进行所述氮化处理；采用NH3进行所述氮化处
理。
可选的，所述氮化处理的工艺参数为：NH3流量为50sccm至500sccm，
Ar流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率的占
空比为10％至80％，提供偏置功率为0瓦至200瓦，偏置功率的占空比为10％
至80％，源功率和偏置功率的脉冲频率为100赫兹和10千赫兹，反应腔室压
强为10毫托至500毫托。
可选的，采用同步脉冲干法刻蚀工艺刻蚀去除所述第一伪栅。
可选的，所述同步脉冲干法刻蚀工艺的工艺参数为：刻蚀气体包括HBr
和O2，HBr流量为50sccm至500sccm，O2流量为5sccm至100sccm，提供源
功率为500瓦至2500瓦，源功率的占空比为10％至80％，提供偏置功率为0
瓦至500瓦，偏置功率的占空比为10％至80％，源功率和偏置功率的脉冲频
率为100赫兹至10千赫兹，刻蚀腔室压强为10毫托至200毫托。
可选的，所述基底还包括第三区域；且在刻蚀去除所述第一伪栅之前，
在所述第三区域基底上形成硬掩膜层。
可选的，形成所述硬掩膜层的工艺步骤包括：在所述第三区域基底上、
第一伪栅表面、第二金属栅极表面、以及层间介质层表面形成初始硬掩膜层，
所述初始硬掩膜层的材料为TiN或TaN；采用干法刻蚀工艺刻蚀所述初始硬
掩膜层，暴露出第一伪栅表面、第二金属栅极表面、以及第一区域和第二区
域层间介质层表面，形成所述硬掩膜层，所述刻蚀初始硬掩膜层的刻蚀气体
包括Cl2。
可选的，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层；所述同步脉冲
刻蚀工艺的工艺参数为：Cl2流量为50sccm至500sccm，O2流量为0sccm至
100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源
功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％
至80％，脉冲频率为100赫兹至10千赫兹。
可选的，所述基底与第二金属栅极之间形成有第二栅介质层；所述基底
与第一金属栅极之间形成有第一栅介质层。
可选的，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一
功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，
且所述第一金属体层顶部与第一区域层间介质层顶部齐平。
可选的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部
和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层表
面以及金属氮化层表面；在所述第一功函数层表面形成第一金属体层，所述
第一金属体层填充满第一开口；采用化学机械研磨工艺，研磨去除高于第一
区域层间介质层表面的第一金属体层以及第一功函数层。
可选的，所述第二金属栅极包括：第二功函数层以及位于第二功函数层
表面的第二金属体层，且所述第二金属体层顶部与第二区域层间介质层顶部
齐平。
可选的，所述第二金属体层的材料包括铜、铝或钨。
可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为
NMOS区域或PMOS区域，且所述第一区域与第二区域的区域类型不同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件形成方法的技术方案中，首先形成第二金属栅
极，然后刻蚀去除第一伪栅，在第一区域层间介质层内形成第一开口，且所
述第一开口内和第二金属栅极表面形成有刻蚀副产物；然后对第一开口和第
二金属栅极表面进行第一刻蚀后处理，刻蚀去除刻蚀副产物，为后续形成第
一金属栅极提高良好的界面性能，且在第一刻蚀后处理之后，第二金属栅极
表面有氟残留，其中，部分氟残留为在第一刻蚀后处理过程中刻蚀副产物内
未被去除的氟杂质，部分氟残留为第一刻蚀后处理过程中引入的氟杂质。接
着，采用CO对第二金属栅极表面进行第二刻蚀后处理，刻蚀去除所述氟残留。
由于在形成第一金属栅极之前，第二金属栅极表面的氟残留被刻蚀去除，从
而避免第二金属栅极表面具有氟离子而产生的电化学反应，防止在形成第一
金属栅极以及后续的工艺过程中第二金属栅极被腐蚀，进而提高形成的半导
体器件的电学性能。
进一步，采用同步脉冲法进行第一刻蚀后处理，使得图形稀疏区和图形
密集区的刻蚀副产物均能够被刻蚀去除。
进一步，采用同步脉冲法进行第二刻蚀后处理，使得图形稀疏区和图形
密集区的第二金属栅极表面的氟残留均被刻蚀去除，防止由于图形密度的不
同而导致去除氟残留的能力出现差异性。
更进一步，在进行第二刻蚀处理之后、形成第一金属栅极之前，还包括
步骤：对第二金属栅极表面进行氮化处理，将部分第二金属栅极转化为金属
氮化层。由于金属氮化层的化学性质比第二金属栅极的化学性质更稳定，所
述金属氮化层起到保护第二金属栅极的作用，从而进一步防止第二金属栅极
在后续工艺过程中受到损伤，进一步改善半导体器件的电学性能。
附图说明
图1至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示
意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(Threshold
Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的金属
栅极中功函数(WF，WorkFunction)层材料，因此NMOS管和PMOS管的
金属栅极是先后形成的。在一个实施例中，半导体器件的形成方法包括以下
步骤：
步骤S1、提供包括NMOS区域和PMOS区域的基底，所述NMOS区域
部分基底上形成有第一伪栅，所述PMOS区域部分基底上形成有第二伪栅，
且所述基底表面形成有层间介质层，所述层间介质层覆盖于第一伪栅侧壁表
面和第二伪栅侧壁表面。
步骤S2、刻蚀去除所述第一伪栅，在所述NMOS区域层间介质层内形成
第一开口；形成填充满所述第一开口的第一金属栅极，所述第一金属栅极包
括第一功函数层以及位于第一功函数层表面的第一金属体层；
步骤S3、在形成所述第一金属栅极之后，刻蚀去除第二伪栅，在所述
PMOS区域层间介质层内形成第二开口；然后，形成填充满第二开口的第二
金属栅极，所述第二金属栅极包括第二功函数层以及位于第二功函数层表面
的第二金属体层。
研究发现，在刻蚀去除第二伪栅形成第二开口过程中，刻蚀气体与第二
伪栅的材料发生反应形成刻蚀副产物，部分刻蚀副产物会在自身热运动或依
托刻蚀气体的流动而离开刻蚀腔室，还有部分刻蚀副产物在重力作用下掉落
在第二开口内以及第一金属体层表面。若直接在具有刻蚀副产物的第二开口
内形成第二金属体层，将严重影响形成的PMOS管的电学性能。
为此，在形成第二开口之后、形成第二金属栅极之前，还包括步骤：采
用CF4对第二开口进行刻蚀后处理，刻蚀去除刻蚀副产物。然而，采用上述
方法形成的半导体器件中，PMOS管的电学性能得到了提高，而NMOS管性
能低下。进一步研究发现，导致这一问题的主要原因在于：
在对第二开口进行刻蚀后处理的同时，CF4会对第一金属体层表面相接
触，刻蚀去除位于第一金属体层表面的刻蚀副产物。因此在刻蚀后处理过程
中，氟离子进入了第一金属体层内；由于第一金属体层的材料通常为铜、铝
或钨，当第一金属体层与水溶液相接触时，在氟离子作用下第一金属体层内
将发生电化学反应而导致第一金属体层被腐蚀。特别的，当第一金属体层的
材料为铝时，铝的化学性质较活泼，第一金属体层内将更易发生电化学反应，
导致第一金属栅极受到损伤。
为此，本发明提供一种半导体器件的形成方法，刻蚀去除第一伪栅，在
第一区域层间介质层内形成第一开口，且所述第一开口内和第二金属栅极表
面形成有刻蚀副产物；对所述第一开口进行第一刻蚀后处理，刻蚀去除所述
刻蚀副产物，且在第一刻蚀后处理之后，第二金属栅极表面有氟残留；采用
CO对所述第二金属栅极表面进行第二刻蚀后处理，刻蚀去除所述氟残留；在
所述第二刻蚀后处理之后，形成填充满所述第一开口的第一金属栅极。本发
明在形成第一金属栅极之前，去除了第二金属栅极表面的氟残留，从而防止
在形成第一金属栅极以及后续工艺过程中第二金属栅极产生电化学反应，从
而避免第二金属栅极受到损伤，使得形成的半导体器件的电学性能优良。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图
对本发明的具体实施例做详细的说明。
图1至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示
意图。
参考图1，提供基底200，所述基底200包括第一区域I、第二区域II和
第三区域III，所述第一区域I部分基底200上形成有第一伪栅212，所述第二
区域II部分基底100上形成有第二伪栅222，所述第一区域I和第二区域II
基底200表面形成有层间介质层201，且所述层间介质层201还覆盖于第一伪
栅212侧壁表面和第二伪栅222的侧壁表面。
所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或镓化铟；所
述基底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，
所述基底200的材料为硅。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS
区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。所述第
一区域I和第二区域II的区域类型不同，当所述第一区域I为NMOS区域时，
所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第
二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS
区域，第二区域II为PMOS区域做示范性说明，后续在NMOS区域形成NMOS
管，在PMOS区域形成PMOS管。
所述第三区域III为形成有其他器件的区域、或者为待形成其他器件的区
域，所述其他器件指的是非本实施例形成的NMOS管或PMOS管。本实施例
以第三区域III基底200表面被层间介质层201覆盖作为示例。
所述基底200内还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构的
填充材料为氧化硅、氮化硅或氮氧化硅。
所述第一伪栅212的材料为多晶硅、氮化硅或非晶碳；所述第二伪栅222
的材料为多晶硅、氮化硅或非晶碳。本实施例中，所述第一伪栅212的材料
为多晶硅，第二伪栅222的材料为多晶硅。
本实施例中，第一伪栅212与基底200之间还形成有第一栅介质层211，
第二伪栅222与基底200之间还形成有第二栅介质层221，其中，第一栅介质
层211和第二栅介质层221的材料均为高k栅介质材料，高k栅介质材料指
的是，相对介电常数大于氧化硅的相对介电常数的栅介质材料，例如，高k
栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或
Al2O3。
为了防止后续刻蚀第一伪栅212的工艺对第一栅介质层211造成损伤，
还可以在第一栅介质层211与第一伪栅212之间形成刻蚀阻挡层，同样的在
第二栅介质层221与第二伪栅222之间形成刻蚀阻挡层，所述刻蚀阻挡层的
材料可以为TiN或TaN。
在其他实施例中，所述第一栅介质层和第二栅介质层也可以为伪栅介质
层，后续在刻蚀去除第一伪栅的同时刻蚀去除第一栅介质层，在刻蚀去除第
二伪栅的同时刻蚀去除第二栅介质层；然后，在形成第一金属栅极之前，重
新形成第一高k栅介质层，在形成第二金属栅极之前，重新形成第二高k栅
介质层。
本实施例中，所述层间介质层201的材料为氧化硅，层间介质层201的
材料也可以为氮化硅或氮氧化硅。所述层间介质层201、第一伪栅212与第二
伪栅222顶部表面齐平。
参考图2，刻蚀去除所述第二伪栅222(参考图1)，在第二区域II层间
介质层201内形成第二开口；形成填充满所述第二开口的第二金属栅极。
采用干法刻蚀工艺刻蚀去除所述第二伪栅222，干法刻蚀工艺的刻蚀气体
包括CF4、HBr、Cl2、HCl、O2、CHF3、NF3或SF6中的一种或几种。
本实施例中，刻蚀去除第二伪栅222的工艺参数为：刻蚀气体为HBr、
O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀
的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量
为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至
300sccm，He流量为50sccm至500sccm。
在另一实施例中，所述刻蚀去除第二伪栅222的工艺可以包括主刻蚀工
艺(MainEtch)和过刻蚀工艺(OverEtch)，其中，主刻蚀工艺的刻蚀气体为
HBr、Cl2和O2，过刻蚀工艺的刻蚀气体为H2。
在形成第二开口之后形成第二金属栅极之前，还可以对第二开口进行刻
蚀后处理，提高第二开口底部和侧壁的洁净度。
为了改善第二金属栅极的功函数以提高PMOS管的驱动性能，所述第二
金属栅极包括：位于第二开口底部和侧壁表面的第二功函数层223、位于第二
功函数层223表面且填充满第二开口的第二金属体层224。所述第二金属体层
224顶部与第二区域II层间介质层201表面齐平。本实施例中层间介质层201
覆盖于第二金属栅极侧壁表面。
其中，第二功函数层223的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、
5.3ev或5.4ev。第二功函数层223的材料为TiN、TaN、TaSiN、TiSiN、TaAlN
或TiAlN中的一种或几种；所述第二金属体层224的材料为Al、Cu、Ag、
Au、Pt、Ni、Ti或W。
本实施例中，第二功函数层223的材料为TiN，第二金属体层224的材料
为Al。第二金属栅极与基底200之间还形成有第二栅介质层221。
参考图3，在所述第三区域III基底200上、第一伪栅212表面、第二金
属栅极表面、以及层间介质层201表面形成初始硬掩膜层202。
本实施例中，所述第三区域III基底200被层间介质层201覆盖，因此第
三区域III的初始硬掩膜层202位于第三区域III的层间介质层201表面。
后续采用干法刻蚀工艺，刻蚀去除位于第一区域I和第二区域II的初始
硬掩膜层202，暴露出第一伪栅212以及第二金属栅极表面，形成位于第三区
域III基底200上的硬掩膜层。所形成的硬掩膜层用作后续刻蚀去除第一伪栅
212的掩膜，且起到保护第三区域III的作用。
由于后续形成的硬掩膜层除会暴露出第一伪栅212表面、第二金属栅极
表面外，还会暴露出第一区域I和第二区域II的层间介质层201表面，因此
要求初始硬掩膜层202的材料与层间介质层201材料之间的刻蚀选择性高。
本实施例中初始硬掩膜层202的材料为金属硬掩膜材料，初始硬掩膜层
202的材料为TiN或TaN。
若初始硬掩膜层202的厚度过薄，则后续在刻蚀去除第一伪栅212的过
程中，第一伪栅212还未被全部刻蚀去除时硬掩膜层已经消失；若初始硬掩
膜层202的厚度过厚，则后续刻蚀初始硬掩膜层202形成硬掩膜层所需的时
间过长。
因此，在一个具体实施例中，初始硬掩膜层202的材料为TiN，初始硬掩
膜层202的厚度为50埃至500埃。
参考图4，采用干法刻蚀工艺刻蚀所述初始硬掩膜层202(参考图3)，暴
露出第一伪栅212表面、第二金属栅极表面、以及第一区域I和第二区域II
层间介质层201表面，在所述第三区域III基底200上形成硬掩膜层203。
本实施例由于第三区域III基底200表面形成有层间介质层201，则刻蚀
形成的硬掩膜层203位于第三区域III层间介质层201表面。
具体的，在初始硬掩膜层202表面形成图形化的光刻胶层204；以所述图
形化的光刻胶层204为掩膜，刻蚀去除位于第一伪栅212表面、第二金属栅
极表面、以及第一区域I和第二区域II层间介质层201表面的初始硬掩膜层
202，形成位于第三区域III层间介质层201表面的硬掩膜层203。
所述刻蚀初始硬掩膜层202的刻蚀气体包括Cl2；本实施例中，采用同步
脉冲刻蚀工艺刻蚀所述初始硬掩膜层202。采用同步脉冲刻蚀工艺刻蚀所述初
始硬掩膜层202的好处在于：一方面，根据图形密度的不同，基底200可分
为图形稀疏区(ISOArea)以及图形密集区(DenseArea)，采用同步脉冲刻蚀
工艺刻蚀初始硬掩膜层202时，能够减小由于图形密度而造成的刻蚀深度不
同的问题，即不同密度区域的初始硬掩膜层202被去除的厚度一致。另一方
面，采用同步脉冲刻蚀工艺刻蚀初始硬掩膜层202时，能够进一步提高初始
硬掩膜层202与图形化的光刻胶层204的刻蚀选择比。
在一个具体实施例中，所述同步脉冲刻蚀工艺的工艺参数为：Cl2流量为
50sccm至500sccm，O2流量为0sccm至100sccm，He流量为50sccm至500sccm，
提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0
瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫
兹。其中，占空比指的是高电平(即高电平段)在一个脉冲周期中所占的比
例。
在形成所述硬掩膜层203之后，去除图形化的光刻胶层204。
参考图5，以所述硬掩膜层203为掩膜，刻蚀去除所述第一伪栅212，在
第一区域I层间介质层201内形成第一开口205，且所述第一开口205内和第
二金属栅极表面形成有刻蚀副产物(未图示)。
本实施例中，采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅212，同步脉
冲刻蚀工艺提供源功率(SourcePower)以及偏置功率(BiasPower)，且源功
率以及偏置功率均为脉冲模式。
所述同步脉冲刻蚀工艺中，源功率具有高电平段以及低电平段，且高电
平段与低电平段依次交替间隔出现；偏置功率也具有高频度以及低频度，且
高频度与低电平段依次交替间隔出现。当源功率处于高电平段时，在源功率
作用下将刻蚀气体电离形成等离子体，且在高电平段下形成的等离子体的能
量较高；当源功率处于低电平段时，在源功率作用下形成的等离子体数量少
且等离子体的能量低。当偏置功率处于高电平段时，等离子体的前进方向几
乎为垂直于基底200表面，沿第一伪栅212顶部表面向下进行刻蚀，使得刻
蚀工艺具有各向异性刻蚀特性；当偏置功率处于低电平段时，等离子体的前
进方向比较杂乱，使得刻蚀工艺具有各向同性刻蚀特性。
采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅212的好处在于：一方面，
根据图形密度的不同，基底200可分为图形稀疏区以及图形密集区，采用同
步脉冲刻蚀工艺刻蚀第一伪栅212时，能够减小由于图形密度不同而造成的
刻蚀深度不同的问题，即，使不同密度区域的第一伪栅212被去除的厚度保
持一致；另一方面，采用同步脉冲刻蚀工艺刻蚀第一伪栅212时，能够进一
步提高第一伪栅212与硬掩膜层203之间的刻蚀选择比；同时，采用同步脉
冲刻蚀工艺刻蚀第一伪栅212时，刻蚀工艺中的等离子体对基底200造成的
损伤较小，提高半导体器件的沟道区的质量。
作为一个具体实施例，所述源功率以及偏置功率的脉冲模式为同频率且
同相位，即源功率处于高电平段时偏置功率也处于高电平段，源功率处于低
电平段时偏置功率也处于低电平段，所述同步脉冲刻蚀工艺的刻蚀气体包括
HBr、含氟气体或Cl2，其中含氟气体为CF4或CHF3。
为了进一步降低同步脉冲刻蚀工艺对层间介质层201的刻蚀速率，提高
刻蚀工艺对层间介质层201和第一伪栅212的刻蚀选择性，所述同步脉冲刻
蚀工艺的刻蚀气体还包括O2，以减小刻蚀工艺对层间介质层201的刻蚀速率。
在一个具体实施例中，所述同步脉冲干法刻蚀工艺的工艺参数为：刻蚀
气体包括HBr和O2，HBr流量为50sccm至500sccm，O2流量为5sccm至
100sccm，提供源功率为500瓦至2500瓦，源功率的占空比为10％至80％，
提供偏置功率为0瓦至500瓦，偏置功率的占空比为10％至80％，源功率和
偏置功率的脉冲频率为100赫兹至10千赫兹，刻蚀腔室压强为10毫托至200
毫托。
在其他实施例中，所述刻蚀去除第一伪栅的工艺可以包括主刻蚀工艺以
及过刻蚀工艺。
在刻蚀形成第一开口205过程会形成刻蚀副产物，部分刻蚀副产物会离
开刻蚀腔室，而还有部分刻蚀副产物在重力作用下会附着在第一开口205底
部和侧壁表面；并且，第二金属栅极表面也形成有刻蚀副产物。
同时，第一伪栅212与基底200之间形成有第一栅介质层211。当第一栅
介质层211表面形成有刻蚀阻挡层时，所述刻蚀阻挡层的材料为TiN或TaN，
那么刻蚀去除第一伪栅212中的刻蚀气体O2将对刻蚀阻挡层造成一定程度的
氧化。
参考图6，对所述第一开口205以及第二金属栅极表面进行第一刻蚀后处
理10，刻蚀去除所述刻蚀副产物，且在第一刻蚀后处理之后，第二金属栅极
表面有氟残留。
一方面所述第一刻蚀后处理10能够刻蚀去除位于第一开口205内的刻蚀
残留物，提高第一开口205底部表面和侧壁表面洁净度；另一方面，由于前
述刻蚀去除第一伪栅212(参考图4)的工艺对刻蚀阻挡层造成了一定程度的
氧化，所述第一刻蚀后处理10能够刻蚀去除被氧化了的刻蚀阻挡层；并且，
所述第一刻蚀后处理10还能够刻蚀去除位于第二金属栅极表面的刻蚀副产
物。
所述第一刻蚀后处理10的处理气体包括CF4或C4F8；所述第一刻蚀后处
理10的处理气体还包括Cl2或Ar。
本实施例中，采用同步脉冲法进行所述第一刻蚀后处理10，使得图形稀
疏区和图形密集区的第一开口205内的刻蚀副产物均能够被刻蚀去除。
在一个具体实施例中，所述第一刻蚀后处理10的工艺参数为：CF4流量
为50sccm至500sccm，Cl2流量为0sccm至100sccm，Ar流量为50sccm至
500sccm，提供源功率为100瓦至2000瓦，源功率的占空比为10％至80％，
提供偏置功率为0瓦至200瓦，偏置功率的占空比为10％至80％，源功率和
偏置功率的脉冲频率为100赫兹至10千赫兹，反应腔室压强为10毫托至500
毫托。
由于第一刻蚀后处理10的处理气体包括含氟气体，使得第一刻蚀后处理
之后，第二金属栅极表面有氟杂质。并且，在第一刻蚀处理10之前，第一开
口205内以及第二金属栅极表面的刻蚀副产物中包含有氟杂质，第一刻蚀后
处理10较难以刻蚀去除刻蚀副产物中的氟杂质，使得第一刻蚀后处理10之
后，第二金属栅极表面还有氟杂质。上述两种氟杂质为第二金属栅极表面的
氟残留的主要来源。
参考图7，对所述第二金属栅极表面进行第二刻蚀后处理20，刻蚀去除
所述氟残留，所述第二刻蚀后处理20的处理气体包括一氧化碳。
前述在第一刻蚀后处理之后，第二金属栅极表面有氟残留；若氟离子保
留在第二金属栅极内，当第二金属体层224与水溶液相接触时，第二金属体
层224内将发生电化学反应而造成腐蚀问题。为此，本实施例中对第二金属
栅极表面进行第二刻蚀后处理20，刻蚀去除所述氟残留。
同时，在第一刻蚀后处理之后，第二开口205也相应的形成有氟残留，
在对第二金属栅极表面进行第二刻蚀后处理20的同时，对第二开口205进行
第二刻蚀后处理20，刻蚀去除第二开口205内的氟残留。
采用同步脉冲法进行所述第二刻蚀后处理20，使得图形稀疏区和图形密
集区的第二金属栅极表面的氟残留均能够被完全刻蚀去除。
在一个具体实施例中，所述第二刻蚀后处理20的工艺参数为：CO流量
为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率的占空比为
10％至80％，提供偏置功率为0瓦至200瓦，偏置功率的占空比为10％至80％，
源功率和偏置功率的脉冲频率为100赫兹至10千赫兹，反应腔室压强为10
毫托至500毫托。
参考图8，在所述第二刻蚀后处理之后，对所述第二金属栅极表面进行氮
化处理，将部分第二金属栅极转化为金属氮化层300。
本实施例中，将第二金属栅极中部分厚度的第二金属体层224转化为金
属氮化层300。当第二金属体层224的材料为铝时，铝的化学性质活泼，后续
在形成第一金属栅极过程中化学机械研磨工艺容易对第二金属体层224造成
损伤，铝可能会与研磨工艺提供的化学物质发生化学反应。
为此，本实施例中，将部分第二金属栅极转化为金属氮化层300，所述金
属氮化层300的化学性质稳定，能够避免后续工艺对第二金属体层224造成
腐蚀。同时，所述金属氮化层300能够阻止第二金属体层224与水溶液相接
触，即使第二金属体层224内还残留有氟离子，由于第二金属体层224无法
与水溶液相接触，因此第二金属体层224难以发生电化学反应，使第二金属
体层224化学性质稳定。
本实施例中，采用同步脉冲法进行所述氮化处理，使得图形稀疏区和图
形密集区的第二金属体层224被氮化的程度几乎相同，形成的金属氮化层300
的厚度保持一致。
在一个具体实施例中，采用NH3进行氮化处理，所述氮化处理的工艺参
数为：NH3流量为50sccm至500sccm，Ar流量为50sccm至500sccm，提供
源功率为100瓦至2000瓦，源功率的占空比为10％至80％，提供偏置功率为
0瓦至200瓦，偏置功率的占空比为10％至80％，源功率和偏置功率的脉冲
频率为100赫兹和10千赫兹，反应腔室压强为10毫托至500毫托。
若形成的金属氮化层300的厚度过薄，则金属氮化层300容易被刻蚀去
除，起不到保护第二金属体层224的作用；若形成的金属氮化层300的厚度
过厚，则剩余第二金属体层224的厚度过薄，导致第二金属栅极的性能变差。
为此，本实施例中金属氮化层300的厚度为10埃至100埃，例如为20
埃、50埃或80埃。
在形成所述金属氮化层300之后，去除硬掩膜层203(参考图7)；本实
施例在第一刻蚀后处理、第二刻蚀后处理和氮化处理过程中，硬掩膜层203
起到保护第三区域III的作用。在其他实施例中，也可以在形成第一开口、第
一刻蚀后处理或第二刻蚀后处理的任一步骤之后，去除所述硬掩膜层。
参考图9，在形成所述金属氮化层300之后，形成填充满所述第一开口
205(参考图8)的第一金属栅极。
本实施例中，第一区域I为NMOS区域，为了改善NMOS管的第一金属
栅极的功函数，所述第一金属栅极包括：位于第一开口205底部和侧壁表面
的第一功函数层213；位于第一功函数层213表面且填充满所述第一开口205
的第一金属体层214，且所述第一金属体层214顶部与第一区域I层间介质层
201顶部齐平。
所述第一功函数层213的材料功函数范围为3.9ev至4.5ev，例如为4ev、
4.1ev或4.3ev。所述第一功函数层213的材料为TiN、Mo、MoN或AlN；所
述第一金属体层214的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，所述第一功函数层213的材料为MoN，第一金属体层214
的材料为Al，第一金属体层214与基底200之间形成有第一栅介质层211。
在一个具体实施例中，形成所述第一金属栅极的工艺步骤包括：在所述
第一开口205底部和侧壁表面形成第一功函数层213，且所述第一功函数层
213还覆盖于层间介质层201表面以及金属氮化层300表面；在所述第一功函
数层213表面形成第一金属体层214，所述第一金属体层214填充满第一开口
205；采用化学机械研磨工艺，研磨去除高于第一区域I层间介质层201表面
的第一金属体层214以及第一功函数层213。
在研磨过程中，由于第二金属体层224表面形成有金属氮化层300，所述
金属氮化层300能够防止研磨工艺对第二金属体层224造成损伤，从而使得
第二金属体层224保持良好的性能，为此第二区域II形成的PMOS管的电学
性能良好。并且，本实施例中去除了第二金属体层224表面的氟残留，从而
防止第二金属体层224内发生电化学反应而被腐蚀，进一步使得第二金属栅
极保持良好的性能。
在其他实施例中，也可以先刻蚀去除第一伪栅、形成第一金属栅极，然
后进行第一刻蚀后处理、进行第二刻蚀后处理，将部分第二金属栅极转化为
金属氮化层；然后进行刻蚀去除第二伪栅、形成第二金属栅极的工艺步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，
在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保
护范围应当以权利要求所限定的范围为准。