半导体器件的形成方法与流程

本发明涉及半导体制作技术领域，特别涉及一种半导体器件的形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)，简称场效应管。

半导体器件的工作特性是由许多不同的场效应管的构造所决定的，包括栅介质层的厚度。其中，场效应管工作电压的上限，主要与栅介质层可承受的击穿电压有关，所述击穿电压主要决定与栅介质层的等效氧化物厚度(EOT，Equivalent Oxide Thickness)。等效氧化物厚度由材料的介电常数和物理厚度决定，材料的介电常数越高或物理厚度越小，则栅介质层的等效氧化物厚度越小。通常，工作在高电压下的场效应管的栅介质层需要较厚的等效氧化物厚度，工作在较低工作电压下的场效应管的栅介质层需要较薄的等效氧化物厚度。由于各种场效应管通常被设计用于不同的工作电压，因此制作具有多种等效氧化物厚度的场效应管成为目前的研究热点之一。

而随着半导体制造技术的飞速发展，集成电路朝向高器件密度、高集成度方向发展，半导体器件中的栅介质层的物理厚度不断减小，导致半导体器出现了漏电流增大的问题。

为解决漏电流增大的问题，当前提出的解决方法是，采用高k栅介质层材料代替传统的二氧化硅栅介质层材料，并使用金属作为栅电极层材料，以避免高k栅介质层材料与传统栅电极层材料发生费米能级钉扎效应。

然而，现有技术形成半导体器件的工艺复杂、成本高，且形成的半导体器件的电学性能有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，在满足不同场效 应管对等效氧化物厚度的不同要求的同时，提高形成的栅介质层的质量，从而提高半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的衬底，所述衬底表面形成有第一氧化膜，其中，所述第二区域和第三区域的第一氧化膜表面形成有第一阻挡膜，且所述第三区域的第一阻挡膜上形成有第二阻挡膜；在所述第一区域的第一氧化膜表面、第二区域的第一阻挡膜表面、以及第三区域的第二阻挡膜表面形成伪栅膜；图形化所述伪栅膜、第二阻挡膜、第一阻挡膜以及第一氧化膜，在第一区域的衬底表面形成第一氧化层以及伪栅层，在第二区域的衬底表面形成第一氧化层、第一阻挡层以及伪栅层，在第三区域的衬底表面形成第一氧化层、第一阻挡层、第二阻挡层以及伪栅层；在所述衬底表面形成层间介质层，且层间介质层顶部与伪栅层顶部齐平；刻蚀去除所述第一区域、第二区域和第三区域的伪栅层；刻蚀去除所述第一区域的第一氧化层，暴露出第一区域部分衬底表面；对所述暴露出的第一区域衬底进行掺杂处理，降低氧化工艺氧化第一区域衬底的氧化速率；刻蚀去除所述第二区域的第一阻挡层和第一氧化层；采用氧化工艺对所述暴露出的第一区域衬底、第二区域衬底进行氧化处理，在第一区域衬底表面形成第二氧化层，同时在第二区域衬底表面形成第三氧化层，且所述第二氧化层的厚度小于第三氧化层的厚度，所述第三氧化层的厚度小于第一氧化层的厚度。

可选的，所述第一阻挡膜与第二阻挡膜的材料相同；所述第三区域的第一阻挡膜与第二阻挡膜之间还形成有中间膜，且所述中间膜的材料与第一阻挡膜的材料不同；所述第三区域的第一阻挡层与第二阻挡层之间还形成有中间层。

可选的，在刻蚀去除所述第二区域的第一阻挡层和第一氧化层的同时，第三区域的第二阻挡层和中间层被刻蚀去除；在进行所述氧化工艺之后，刻蚀去除第三区域的第一阻挡层。

可选的，形成所述第一阻挡膜、中间膜以及第二阻挡膜的工艺步骤包括：依次在第一氧化膜表面形成第一阻挡膜、位于第一阻挡膜表面的中间膜、以及位于中间膜表面的第二阻挡膜；在所述第二区域和第三区域的衬底上形成 第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀去除第一区域的第二阻挡膜、中间膜以及第一阻挡膜；在所述第一区域和第三区域的衬底上形成第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀去除第二区域的第二阻挡膜。

可选的，在刻蚀去除所述第一区域的第二阻挡膜、中间膜以及第一阻挡膜之前或之后，还包括步骤：以所述第一光刻胶层为掩膜，对所述第一区域的衬底进行离子注入，在第一区域的衬底内形成第一阱区；在刻蚀去除第二区域的第二阻挡膜之前或之后，还包括步骤：以所述第二光刻胶层为掩膜，对所述第二区域的衬底进行离子注入，在第二区域的衬底内形成第二阱区。

可选的，所述第一阻挡膜的材料为SiN、SiON、SiBN、SiCN、SiOBN、SiOCN、HfO₂、HfZrO₂、HfSiO、HfSiON、TiN或TaN；所述第二阻挡膜的材料为SiN、SiON、SiBN、SiCN、SiOBN、SiOCN、HfO₂、HfZrO₂、HfSiO、HfSiON、TiN或TaN。

可选的，所述掺杂处理的掺杂离子为氮离子。可选的，所述掺杂处理的工艺参数为：N₂流量为50sccm至500sccm，腔室压强为10毫托至30毫托，功率为40瓦至400瓦。

可选的，所述第二氧化层的材料为氮氧化硅；所述第三氧化层的材料为氧化硅；所述第一氧化层的材料为氧化硅。可选的，所述第二氧化层的厚度小于10埃；所述第三氧化层的厚度为10埃至20埃；所述第一氧化层的厚度为20埃至30埃。

可选的，所述第一阻挡膜与第二阻挡膜的材料不同；所述第三区域的第二阻挡膜位于第一阻挡膜表面。可选的，在进行所述氧化工艺之后，刻蚀去除所述第三区域的第二阻挡层和第一阻挡层。可选的，还包括步骤：在所述第二氧化层表面、第三氧化层表面、以及第三区域的第一氧化层表面形成高k栅介质层；在高k栅介质层表面形成金属栅电极层，且所述金属栅电极层顶部与层间介质层顶部齐平。

本发明还提供一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的衬底，所述衬底表面形成有第一氧化膜，其中，所述第二区域和第三区域的第一氧化膜表面形成有第一阻挡膜，且所述第三区域 的第一阻挡膜上形成有第二阻挡膜；刻蚀去除所述第一区域的第一氧化膜，暴露出第一区域衬底表面；对所述暴露出的第一区域衬底进行掺杂处理，降低氧化工艺氧化第一区域衬底的氧化速率；刻蚀去除所述第二区域的第一阻挡膜以及第一氧化膜；采用氧化工艺对所述第一区域衬底、第二区域衬底进行氧化处理，在第一区域衬底表面形成第二氧化膜，同时在第二区域衬底表面形成第三氧化膜，且所述第二氧化膜的厚度小于第三氧化膜的厚度，所述第三氧化膜的厚度小于第一氧化膜的厚度；刻蚀去除所述第三区域的第二阻挡膜和第一阻挡膜。

可选的，还包括步骤：在所述第二氧化膜表面、第三氧化膜表面以及第三区域的第一氧化膜表面形成高k栅介质膜；在所述高k栅介质膜表面形成伪栅膜；图形化所述伪栅膜、高k栅介质膜、第二氧化膜、第三氧化膜、第三区域的第一氧化膜，在第一区域衬底表面形成第二氧化层、高k栅介质层以及伪栅层，在第二区域衬底表面形成第三氧化层、高k栅介质层以及伪栅层，在第三区域衬底表面形成第一氧化层、高k栅介质层以及伪栅层，其中，第二氧化层的厚度小于第三氧化层的厚度，第三氧化层的厚度小于第一氧化层的厚度；在所述衬底表面形成层间介质层，且所述层间介质层顶部与伪栅层顶部齐平；刻蚀去除所述伪栅层；在所述第一区域、第二区域和第三区域的高k栅介质层表面形成金属栅电极层，且所述金属栅电极层顶部与层间介质层顶部齐平。

可选的，还包括步骤：在所述第二氧化膜表面、第三氧化膜表面以及第三区域的第一氧化膜表面形成伪栅膜；图形化所述伪栅膜、第二氧化膜、第三氧化膜、第三区域的第一氧化膜，在第一区域衬底表面形成第二氧化层以及伪栅层，在第二区域衬底表面形成第三氧化层以及伪栅层，在第三区域衬底表面形成第一氧化层以及伪栅层，其中，第二氧化层的厚度小于第三氧化层的厚度，第三氧化层的厚度小于第一氧化层的厚度；在所述衬底表面形成层间介质层，且所述层间介质层顶部与伪栅层顶部齐平；刻蚀去除所述伪栅层；在所述第二氧化层表面、第三氧化层表面、第一氧化层表面形成高k栅介质层；在所述高k栅介质层表面形成金属栅电极层，且所述金属栅电极层顶部与层间介质层顶部齐平。

可选的，所述第一阻挡膜与第二阻挡膜的材料相同；所述第三区域的第一阻挡膜与第二阻挡膜之间还形成有中间膜，且所述中间膜的材料与第一阻挡膜的材料不同。

可选的，形成所述第一阻挡膜、中间膜以及第二阻挡膜的工艺步骤包括：依次在第一氧化膜表面形成第一阻挡膜、位于第一阻挡膜表面的中间膜、以及位于中间膜表面的第二阻挡膜；在所述第二区域和第三区域的衬底上形成第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀去除第一区域的第二阻挡膜、中间膜以及第一阻挡膜；在所述第一区域和第三区域的衬底上形成第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀去除第二区域的第二阻挡膜。

可选的，在刻蚀去除所述第一区域的第二阻挡膜、中间膜以及第一阻挡膜之前或之后，还包括步骤：以所述第一光刻胶层为掩膜，对所述第一区域的衬底进行离子注入，在第一区域的衬底内形成第一阱区；在刻蚀去除第二区域的第二阻挡膜之前或之后，还包括步骤：以所述第二光刻胶层为掩膜，对所述第二区域的衬底进行离子注入，在第二区域的衬底内形成第二阱区。

可选的，所述掺杂处理的掺杂离子为氮离子；所述第一氧化膜的材料为氧化硅；所述第二氧化膜的材料为氮氧化硅；所述第三氧化膜的材料为氧化硅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，在衬底表面形成有第一氧化膜，在第二区域和第三区域的第一氧化膜表面形成有第一阻挡膜，且第三区域的第一阻挡膜上形成有第二阻挡膜；然后在第一阻挡膜和第二阻挡膜表面形成伪栅膜；接着图形化伪栅膜、第二阻挡膜、第一阻挡膜以及第一氧化膜，在第一区域衬底表面形成第一氧化层以及伪栅层，在第二区域衬底表面形成第一氧化层、第一阻挡层以及伪栅层，在第三区域的衬底表面形成第一氧化层、第一阻挡层、第二阻挡层以及伪栅层；在衬底表面形成层间介质层之后，刻蚀去除第一区域、第二区域和第三区域的伪栅层；刻蚀去除第一区域的第一氧化层，且第二区域的第一阻挡层、第三区域的第三阻挡层起到刻蚀阻挡作用，防止第二区域和第三区域的第一氧化层被刻蚀去除；对 暴露出的第一区域衬底进行掺杂处理，降低氧化工艺氧化第一区域衬底的氧化速率，因此，当对第一区域和第二区域的衬底进行氧化工艺时，在第一区域衬底表面形成的第二氧化层的厚度小于第二区域衬底表面形成的第三氧化层的厚度，从而满足不同场效应管对等效氧化物厚度的不同要求。并且，本实施例中的第二氧化层和第三氧化层未经历去除光刻胶层的工艺，且避免刻蚀工艺对第二氧化层和第三氧化层造成刻蚀损伤，提高了形成的第二氧化层和第三氧化层的质量，从而改善形成的半导体器件的电学性能。

进一步，本发明中，利用形成第一阱区时形成的第一光刻胶层以及形成第二阱区时的第二光刻胶层，在第二区域和第三区域的第一氧化膜表面形成第一阻挡膜，在第三区域的第一阻挡膜上形成第二阻挡膜。因此，本发明无需额外形成光刻胶层，从而节约了生产成本，提高了生产效率。

附图说明

图1至图5为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；

图6至图18为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图；

图6至图10、图19至图24为本发明又一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成半导体器件的工艺复杂、成本高，且形成的半导体器件的电学性能有待提高。

在一个实施例中，形成具有三种不同等效氧化物厚度的半导体器件的方法包括以下步骤：

参考图1，提供基底100，所述基底100包括第一区域10、第二区域20和第三区域30；其中，第一区域10基底100表面、第二区域20基底100表面以及第三区域30基底100表面分别形成有伪栅结构，所述伪栅结构包括第一氧化层101以及位于第一氧化层101表面的多晶硅层102；在所述基底100 表面形成层间介质层103，所述层间介质层103覆盖伪栅结构侧壁表面，且所述层间介质层103顶部与伪栅结构顶部齐平；

参考图2，去除第一区域10、第二区域20和第三区域30的多晶硅层102(参考图1)；在所述第三区域30的第一氧化层101表面形成第一光刻胶层104；以所述第一光刻胶层104为掩膜，刻蚀去除第一区域10的第一氧化层101，形成位于第一区域10的层间介质层103之间的第一开口105，刻蚀去除第二区域20的第一氧化层101，形成位于第二区域20的层间介质层103之间的第二开口106；

参考图3，去除所述第一光刻胶层104(参考图2)；在所述第一开口105底部以及第二开口106底部形成第二氧化层107，且所述第二氧化层107的厚度小于第一氧化层101的厚度；

参考图4，在所述第二区域20的第二氧化层107表面、第三区域30的第一氧化层101表面形成第二光刻胶层108；以所述第二光刻胶层108为掩膜，刻蚀去除第一开口105底部的第二氧化层107；

参考图5，去除所述第二光刻胶层108(参考图4)；在所述第一开口105底部形成第三氧化层109，且所述第三氧化层109的厚度小于第二氧化层107的厚度。

后续的工艺步骤包括：在第一氧化层101表面、第二氧化层107表面以及第三氧化层109表面形成高k栅介质层、在高k栅介质层表面形成金属栅极，且所述金属栅极顶部与层间介质层103顶部齐平。

上述提供的半导体器件的形成方法，包括多次的形成光刻胶层以及去除光刻胶层的工艺步骤，使得半导体器件的形成工艺复杂且生产成本高。并且，由于第三区域30的第一氧化层101以及第二区域20的第二氧化层107均与光刻胶材料相接触，第三区域30的第一氧化层101以及第二区域20的第二氧化层107均经历了去除光刻胶材料的工艺步骤，去除光刻胶材料的工艺步骤容易造成第三区域30的第一氧化层101和第二区域20的第二氧化层107的质量变差，造成半导体器件的良率下降，进而对半导体器件的电学性能造成不良影响。

为此，本发明提供一种半导体器件的形成方法，在满足不同场效应管对栅介质层的等效氧化物厚度的要求不同的同时，提高形成的栅介质层的质量，从而改善半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图18为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

本实施例采用后形成高k栅介质层、后形成金属栅极(high k last metal gatelast)的方式，形成半导体器件。

参考图6，提供包括第一区域I、第二区域II和第三区域III的衬底200。

所述衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。

本实施例中，所述衬底200为Si衬底。所述第一区域I、第二区域II和第三区域III为形成具有不同工作电压的场效应管提供工艺平台。后续在第一区域I衬底200上形成第一栅介质层，所述第一栅介质层具有第一等效氧化物厚度；在第二区域II衬底200上形成第二栅介质层，所述第二栅介质层具有第二等效氧化物厚度；在第三区域III衬底200上形成第三栅介质层，所述第三栅介质层具有第三等效氧化物厚度。本实施例以第一等效氧化物厚度小于第二等效氧化物厚度、第二等效氧化物厚度小于第三等效氧化物厚度作为示例进行详细说明。

所述第一区域I、第二区域II和第三区域III可以相邻也可以相隔。本实施例以第一区域I、第二区域II和第三区域III依次排列且相邻作为示例。

在所述衬底200内还可以形成浅沟槽隔离结构201。所述浅沟槽隔离结构201的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，浅沟槽隔离结构201主要用于隔离第一区域I、第二区域II和第三区域III，防止不同场效应管之间电学连接。

继续参考图6，依次在所述衬底200表面形成第一氧化膜202、位于第一氧化膜202表面的第一阻挡膜203、位于第一阻挡膜203表面的中间膜204、以及位于中间膜204表面的第二阻挡膜205。

所述第一氧化膜202为后续形成第一伪栅结构、第二伪栅结构和第三伪栅结构提供工艺基础，并且后续会对衬底200进行离子注入形成阱区，所述第一氧化膜202能够防止离子注入对衬底200造成晶格损伤；同时，位于第三区域III的第一氧化膜202后续用于形成第三栅介质层的一部分。

所述第一氧化膜202的材料为氧化硅；采用热氧化工艺、原子层沉积工艺或化学气相沉积工艺形成所述第一氧化膜202。本实施例中，采用热氧化工艺形成所述第一氧化膜202，第一氧化膜202的厚度为20埃至30埃。

所述第一阻挡膜203的材料与第一氧化膜202的材料不同，使得后续的刻蚀工艺对第一阻挡膜203和第一氧化膜202的刻蚀速率不同。所述第一阻挡膜203的材料为氮化硅，采用热氮化工艺、原子层沉积工艺或化学气相沉积工艺形成所述第一阻挡膜203。

所述第一阻挡膜203的材料为SiN、SiON、SiBN、SiCN、SiOBN、SiOCN、HfO₂、HfZrO₂、HfSiO、HfSiON、TiN或TaN；所述第二阻挡膜205的材料为SiN、SiON、SiBN、SiCN、SiOBN、SiOCN、HfO₂、HfZrO₂、HfSiO、HfSiON、TiN或TaN。本实施例中，所述第一阻挡膜203与第二阻挡膜205的材料相同，所述第一阻挡膜203与第二阻挡膜205之间还形成有中间膜204，所述中间膜204的材料与第一阻挡膜203的材料不同。

为了避免不必要的金属污染，本实施例中选用介质材料作为第一阻挡膜202和第二阻挡膜205的材料。本实施例中，所述第一阻挡膜203的材料为氮化硅，厚度为10埃至50埃；所述中间膜204的材料为氧化硅，厚度为10埃至50埃；所述第二阻挡膜205的材料为氮化硅，厚度为10埃至50埃。

在其他实施例中，第一阻挡膜和第二阻挡膜的材料不同时，则可以不需要形成中间膜，直接在第一阻挡膜表面形成第二阻挡膜。

参考图7，在所述第二区域II和第三区域III的第二阻挡膜205表面形成第一光刻胶层206；以所述第一光刻胶层206为掩膜，对第一区域I的衬底200 进行离子注入，在第一区域I的衬底200内形成第一阱区(未图示)。

在一个实施例中，第一区域I为形成N型场效应管的区域时，所述离子注入工艺的注入离子为P型离子，如硼、镓或铟；在另一实施例中，第一区域I为形成P型场效应管的区域时，所述离子注入工艺的注入离子为N型离子，如磷、砷或锑。

在进行离子注入形成第一阱区的工艺中，由于第一区域I衬底200表面形成有第一氧化层202，从而防止离子注入工艺中的注入离子直接轰击衬底200表面，减少第一区域I衬底200受到的晶格损伤。

在形成所述第一光刻胶层206之前，还可以在第一区域I、第二区域II和第三区域III的第二阻挡膜205表面形成底部抗反射涂层。

参考图8，以所述第一光刻胶层206为掩膜，刻蚀去除第一区域I的第二阻挡膜205、中间膜204以及第一阻挡膜203，暴露出第一区域I的第一氧化膜202表面。

在形成第一阱区之后，保留位于第二区域II和第三区域III的第一光刻胶层206。以第一光刻胶层206为掩膜，采用干法刻蚀工艺刻蚀去除第一区域I的第二阻挡膜205、中间膜204以及第一阻挡膜203。

本实施例中，无需额外形成光刻胶层，利用形成第一阱区时的第一光刻胶层206为掩膜，进行刻蚀去除第一区域I的第二阻挡膜205、中间膜204以及第一阻挡膜203的刻蚀工艺，从而简化了工艺步骤，节省了生产成本。

在刻蚀去除第一区域I的第二阻挡膜205、中间膜204以及第一阻挡膜203之后，去除所述第一光刻胶层206。采用湿法去胶或灰化工艺去除所述第一光刻胶层206。

在其他实施例中，也可以先刻蚀去除第一区域的第二阻挡膜、中间膜以及第一阻挡膜，然后以第一光刻胶层为掩膜，对第一区域衬底进行离子注入形成第一阱区。

参考图9，在所述第一区域I的第一氧化层202表面、第二区域II的第二阻挡膜205表面形成第二光刻胶层207，所述第二光刻胶层207暴露出第二区 域II的第二阻挡膜205表面；以所述第二光刻胶层207为掩膜，对第二区域II的衬底200进行离子注入，在第二区域II的衬底200内形成第二阱区(未图示)。

在一个实施例中，第二区域II为形成N型场效应管的区域时，所述离子注入工艺的注入离子为P型离子，如硼、镓或铟；在另一实施例中，第二区域II为形成P型场效应管的区域时，所述离子注入工艺的注入离子为N型离子，如磷、砷或锑。在进行离子注入工艺形成第二阱区的工艺中，能够避免注入离子直接轰击衬底200表面，减少第二区域II衬底200受到的晶格损伤。

在形成所述第二光刻胶层207之前，还可以在第一区域I的第一氧化膜202表面、第二区域II的第二阻挡膜205表面以及第三区域III的第二阻挡膜205表面形成底部抗反射涂层。

参考图10，以所述第二光刻胶层207为掩膜，刻蚀去除第二区域II的第二阻挡膜205。

在形成第二阱区之后，保留位于第一区域I和第三区域III的第二光刻胶层207，以第二光刻胶层207为掩膜，采用干法刻蚀工艺，在刻蚀去除第二区域II的第二阻挡膜205。无需额外形成光刻胶层，利用形成第二阱区时的第二光刻胶层207为掩膜，进行刻蚀去除第二区域II的第二阻挡膜205和中间膜204的刻蚀工艺，从而简化了工艺步骤，节省了生产成本。

本实施例中，在刻蚀去除第二区域II的第二阻挡膜205之后，还刻蚀去除第二区域II的中间膜204，暴露出第二区域II的第一阻挡膜203表面。

在其他实施例中，也可以仅刻蚀去除第二区域II的第二阻挡膜205。这是由于：后续会图形化第一区域I的第一氧化膜202形成第一氧化层，图形化第二区域II的中间膜204形成中间层，图形化第三区域III的中间膜204形成中间层；且后续会刻蚀去除第一区域I的第一氧化层，当刻蚀工艺对第一氧化层和对中间层的刻蚀速率相当时，第二区域II的中间层会被刻蚀去除。并且，即使刻蚀去除第一区域I的第一氧化层的工艺无法去除第二区域II的中间层，由于后续会刻蚀去除第三区域III的中间层，那么在刻蚀去除第三区域III的中间层时，第二区域II的中间层也会被刻蚀去除。

在其他实施例中，也可以先刻蚀去除第二区域的第二阻挡膜，然后以第二光刻胶层为掩膜，对第二区域衬底进行离子注入形成第二阱区。需要说明的是，在其他实施例中，也可以先刻蚀去除第二区域的第二阻挡膜，然后再刻蚀去除第一区域的第二阻挡膜、中间膜以及第一阻挡膜。

在去除第二区域II的第二阻挡膜205和中间膜204之后，去除所述第二光刻胶层207。采用湿法去胶或灰化工艺去除所述第二光刻胶层207。

参考图11，在所述第一区域I的第一氧化膜202表面、第二区域II的第一阻挡膜203表面以及第三区域III的第二阻挡膜205表面形成伪栅膜208。

所述伪栅膜208为后续形成伪栅提供工艺基础。所述伪栅膜208的材料为多晶硅、非晶硅或非晶碳；采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述伪栅膜208。

本实施例中，所述伪栅膜208的材料为多晶硅，采用化学气相沉积工艺形成所述伪栅膜208。

参考图12，在所述第一区域I衬底200表面形成第一伪栅结构；在所述第二区域II衬底200表面形成第二伪栅结构；在所述第三区域III衬底200表面形成第三伪栅结构。

具体的，图形化第一区域I衬底200表面的伪栅膜208(参考图11)以及第一氧化膜202(参考图11)，形成所述第一伪栅结构。第一伪栅结构包括：位于第一区域I衬底200表面的第一氧化层212、位于第一氧化层212表面的伪栅层218。

图形化第二区域II衬底200表面的伪栅膜208、第一阻挡膜203(参考图11)以及第一氧化膜202，形成所述第二伪栅结构。第二伪栅结构包括：位于第二区域II衬底200表面的第一氧化层212、位于第一氧化层212表面的第一阻挡层213、以及位于第一阻挡层213表面的伪栅层218。

图形化第三区域III衬底200表面的伪栅膜208、第二阻挡膜205(参考图11)、中间膜204(参考图11)、第一阻挡膜203以及第一氧化膜202，形成所述第三伪栅结构。第三伪栅结构包括：位于第三区域III衬底200表面的第一氧化层212、位于第一氧化层212表面的第一阻挡层213、位于第一阻挡 层213表面的中间层214、位于中间层214表面的第二阻挡层215、以及位于第二阻挡层215表面的伪栅层218。

所述第一氧化层212的材料与第一氧化膜202的材料相同；所述第一阻挡层213的材料与第一阻挡膜203的材料相同；所述中间层214的材料与中间膜204的材料相同；所述第二阻挡层215的材料与第二阻挡膜205的材料相同。在后续刻蚀去除第二阻挡层215的工艺中，所述中间层214起到刻蚀停止的作用。

在形成所述第一伪栅结构、第二伪栅结构和第三伪栅结构之后，还可以在第一伪栅结构侧壁表面形成第一侧墙，在第二伪栅结构侧壁表面形成第二侧墙，在第三伪栅结构侧壁表面形成第三侧墙。在形成第一伪栅结构之后，对第一伪栅结构两侧的衬底进行第一掺杂处理，在第一伪栅结构两侧的衬底内形成第一源漏区；在形成第二伪栅结构之后，对第二伪栅结构两侧的衬底进行第二掺杂处理，在第二伪栅结构两侧的衬底内形成第二源漏区；在形成第三伪栅结构之后，对第三伪栅结构两侧的衬底进行第三掺杂处理，在第三伪栅结构两侧的衬底内形成第三源漏区。

参考图13，在所述衬底200表面形成层间介质层220，所述层间介质层220覆盖第一伪栅结构侧壁表面、第二伪栅结构侧壁表面以及第三伪栅结构侧壁表面，且所述层间介质层220顶部与第一伪栅结构顶部、第二伪栅结构顶部以及第三伪栅结构顶部齐平。

本实施例中，在形成所述层间介质层220之前，还包括步骤：在所述衬底200、第一伪栅结构侧壁表面、第二伪栅结构侧壁表面以及第三伪栅结构侧壁表面形成刻蚀阻挡层221。所述刻蚀阻挡层221的材料与层间介质层220的材料不同，后续在刻蚀层间介质层220形成暴露出第一源漏区的第一接触孔时，刻蚀层间介质层220的刻蚀工艺对刻蚀阻挡层221的刻蚀速率小，从而防止刻蚀工艺对衬底200表面造成过刻蚀。

所述层间介质层220的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述层间介质层220的材料为氧化硅，所述刻蚀阻挡层221的材料为氮化硅。

在一个具体实施例中，形成所述层间介质层220和刻蚀阻挡层221的工 艺步骤包括：在所述衬底200表面、第一伪栅结构顶部和侧壁表面、第二伪栅结构顶部和侧壁表面、第三伪栅结构顶部和侧壁表面形成刻蚀阻挡膜；在所述刻蚀阻挡膜表面形成层间介质膜，且所述层间介质膜顶部高于第一伪栅结构顶部；研磨去除高于第一伪栅结构顶部、第二伪栅结构顶部和第三伪栅结构顶部的层间介质膜以及刻蚀阻挡膜，形成所述刻蚀阻挡层221以及位于刻蚀阻挡层221表面的层间介质层220。

参考图14，去除第一区域I、第二区域II和第三区域III的伪栅层218(参考图13)。

本实施例中，采用干法刻蚀工艺，同时刻蚀去除第一区域I、第二区域II和第三区域III的伪栅层218。

去除第一区域I的伪栅层218，在第一区域I层间介质层220中形成第一开口231，所述第一开口231底部暴露出第一氧化层212表面。

去除第二区域II的伪栅层218，在第二区域II层间介质层220中形成第二开口232，所述第二开口232底部暴露出第一阻挡层213表面。在其他实施例中，第二区域的伪栅层218与第一阻挡层之间还形成有中间层时，则第二开口底部暴露出中间层表面。

去除第三区域III的伪栅层218，在第三区域III层间介质层220中形成第三开口233。

参考图15，去除位于第一开口231底部的第一氧化层212，使第一开口231底部暴露出第一区域I衬底200表面；对所述第一开口231下方的衬底200进行掺杂处理222，降低氧化工艺氧化第一区域I衬底200的氧化速率。

在刻蚀去除第一开口231底部的第一氧化层212的过程中，由于第二开口232底部形成有第一阻挡层213，所述第一阻挡层213能够起到保护第二区域II的第一氧化层212的作用，防止第二区域II的第一氧化层212被刻蚀去除。同样的，第三开口233底部形成有第二阻挡层215，位于第三区域III的第二阻挡层215能够起到保护第三区域III的第一氧化层212的作用。

本实施例中，采用干法刻蚀工艺刻蚀去除位于第一开口231底部的第一氧化层212。在其他实施例中，也可以采用湿法刻蚀工艺刻蚀去除位于第一开 口底部的第一氧化层，湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为1:500至1:700。

在其他实施例中，若第二区域的第一阻挡层表面形成有中间层时，则在刻蚀去除位于第一开口底部的第一氧化层的同时，刻蚀去除第二区域的中间层。

由于第二开口232底部形成有第一氧化层212以及第一阻挡层213，使得掺杂处理222不会对第二开口232下方的衬底200进行掺杂。同样的，第三开口233底部表面形成有第一氧化层212、第一种阻挡层213、中间层214以及第二阻挡层215，使得掺杂处理222不会对第三开口233下方的衬底200进行掺杂。因此，本实施例中，无需额外形成掺杂处理222所需的掩膜版，能够实现仅对第一开口231下方的衬底200进行掺杂，从而减少了工艺步骤，节约了生产成本。

本实施例中，所述掺杂处理222的掺杂离子为氮离子，在第一开口231下方的衬底200内掺杂氮离子，能够降低后续氧化工艺氧化第一开口231下方的衬底200的氧化速率。

在一个具体实施例中，所述掺杂处理的工艺参数为：N₂流量为50sccm至500sccm，腔室压强为10毫托至30毫托，功率为40瓦至400瓦参考图16，去除所述第二开口232下方的第一阻挡层213(参考图15)以及第一氧化层212(参考图15)，使第二开口232底部暴露出第二区域II衬底200表面。

本实施例中，第二区域II衬底200表面被暴露出来，为后续进行氧化工艺在第二区域II衬底200表面形成第三氧化层提供工艺基础。在去除第二开口232下方的第一阻挡层213的同时，位于第三开口233下方的第二阻挡层215(参考图15)被刻蚀去除；在去除第二开口232下方的第一氧化层212的同时，位于第三开口233下方的中间层214被刻蚀去除。

由于第三区域III的第一氧化层212表面形成有第一阻挡层213，因此在刻蚀去除第二区域II的第一阻挡层213和第一氧化层212的过程中，所述第一阻挡层213起到保护第一氧化层212的作用，防止第三区域III的第一氧化层212被刻蚀去除。

在其他实施例中，第一阻挡层和第二阻挡层的材料不同时，在去除第二开口下方的第一阻挡层以及第一氧化层的过程中，第三区域的第二阻挡层未被刻蚀去除，因此，后续在进行氧化工艺之后，需要刻蚀去除第三区域的第二阻挡层和第一阻挡层。

参考图17，采用氧化工艺对第一开口231下方的衬底200、第二开口232下方的衬底200进行氧化处理，在第一开口231下方的衬底200表面形成第二氧化层223，同时在第二开口232下方的衬底200表面形成第三氧化层224，且所述第二氧化层223的厚度小于第三氧化层224的厚度。

本实施例中，采用热氧化工艺进行所述氧化处理，采用热氧化工艺形成第二氧化层223和第三氧化层224时，所述第二氧化层223与衬底200紧密接触，两者间具有良好的界面性能，防止界面缺陷的产生。同样的，所述第三氧化层224与衬底200之间具有良好的界面性能，防止界面缺陷的产生，从而防止界面缺陷带来的漏电或击穿问题，提高半导体器件的电学性能。

由于第一开口231下方的衬底200内掺杂有氮离子，因此，所述热氧化工艺氧化第一开口231下方的衬底200的氧化速率小于氧化第二开口232下方的衬底200的氧化速率，在热氧化工艺完成后，形成的第二氧化层223的厚度小于第三氧化层224的厚度，从而满足不同场效应管对栅介质层厚度的不同需求。

作为一种解释，在第一开口231下方的衬底200内掺杂氮离子，能够降低氧化工艺氧化第一开口231下方的衬底200的氧化速率的原因在于：第一开口231下方的衬底200内形成有Si-N键；相较于Si-Si键能而言，Si-N键能更高，因此Si-N键更加稳定，将Si-N键氧化所需的能量更高；而第二开口232下方的衬底200内多为Si-Si键，因此氧化工艺对第二开口232下方的衬底200的氧化速率大于对第一开口231下方的衬底200的氧化速率。

在一个具体实施例中，所述热氧化工艺的工艺参数为：反应气体包括O₂和H₂，其中，O₂流量为0.1slm至20slm，H₂流量为0.1slm至20slm，反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。其中，slm为流量单位，为标准状况下升每分。

本实施例中，所述第三氧化层224的厚度小于第一氧化层212的厚度；所述第二氧化层223的材料为氮氧化硅，第二氧化层223的厚度小于10埃；所述第三氧化层224的材料为氧化硅，第三氧化层224的厚度为10埃至20埃。

由于本实施例在同一道工艺步骤中形成第二氧化层223和第三氧化层224，使得半导体器件的形成工艺简单，降低了工艺难度，并且，与现有技术相比，本实施例明显减少了需要的掩膜版的数量，充分利用了形成第一阱区所需的光刻胶层，且充分利用了形成第二阱区所需的光刻胶层，从而进一步缩减了工艺成本。

同时，本实施例中，第二氧化层223、第三氧化层224以及位于第三区域III的第一氧化层212均未暴露在去除光刻胶的环境中，从而避免了去除光刻胶的工艺引入的不良影响，使得第二氧化层223、第三氧化层224以及第三区域III的第一氧化层212具有较高的质量，从而提高半导体器件的电学性能。

在形成所述第二氧化层223和第三氧化层224之后，去除第三开口233下方的第一阻挡层213，使得第三开口233下方的第一氧化层212被暴露出来。本实施例中，采用湿法刻蚀工艺刻蚀去除第三开口233下方的第一阻挡层213，湿法刻蚀工艺的刻蚀液体为热磷酸溶液，其中，溶液中磷酸的质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。

参考图18，在所述第一氧化层212表面、第二氧化层223表面以及第三氧化层224表面形成栅极，且所述栅极填充满所述第一开口231(参考图17)、第二开口232(参考图17)和第三开口233(参考图17)。

为了满足半导体器件小型化微型化的发展趋势，且减小栅极电流泄漏的问题，本实施例中，所述栅极为金属栅极。

作为一个具体实施例中，形成所述金属栅极的工艺步骤包括：在所述第一氧化层212表面、第二氧化层223表面、第三氧化层224表面、第一开口231侧壁表面、第二开口232侧壁表面以及第三开口233侧壁表面形成高k栅介质层132；在所述高k栅介质层132表面形成金属栅电极层133，且所述金属栅电极层133填充满第一开口231、第二开口232和第三开口233；去除高 于层间介质层220顶部的高k栅介质层132和金属栅电极层133，使得金属栅电极层133与层间介质层220顶部齐平，获得栅极。

所述高k栅介质层132的材料为相对介电常数大于氧化硅的相对介电常数的材料，也就是说，高k栅介质层132的材料的相对介电常数大于3.9。所述高k栅介质层132的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

本实施例中，所述高k栅介质层132的材料为HfO₂，所述HfO₂的形成工艺为原子层沉积，所述高k栅介质层132的厚度为5埃至30埃。

所述金属栅电极层133的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。

第一区域I的第一栅介质层由第二氧化层223、位于第二氧化层223表面的高k栅介质层132共同组成。第二区域II的第二栅介质层由第三氧化层224、位于第三氧化层224表面的高k栅介质层132共同组成。第三区域III的第三栅介质层由第一氧化层212、位于第一氧化层212表面的高k栅介质层132共同组成。

氧化硅材料的相对介电常数为k，即第三氧化层224材料、第一氧化层212材料的相对介电常数为k。

对于第一区域I而言，第二氧化层223的厚度为d1(未图示)，第二氧化层223材料的相对介电常数为k1，k1大于k，高k栅介质层132的厚度为d2(未图示)，高k栅介质层132材料的相对介电常数为k2，那么，第一区域I的第一栅介质层的等效氧化物厚度D1＝d1k/k1+d2k/k2，k1大于k。对于第二区域II而言，第三氧化层224的厚度为d3(未图示)，第三氧化层223材料的相对介电常数为k，高k栅介质层132的厚度为d2(未图示)，高k栅介质层132材料的相对介电常数为k2，那么，第二区域II的第二栅介质层的等效氧化物厚度D2＝d3+d2k/k2。对于第三区域III而言，第一氧化层212的厚度为d4，第一氧化层212材料的相对介电常数为k，高k栅介质层132的厚度为d2(未图示)，高k栅介质层132材料的相对介电常数为k2，那么，第三区域III的第三栅介质层的等效氧化物厚度D3＝d4+d2k/k2。

由于d1小于d3，d3小于d4，且k1大于k，因此从等效氧化物厚度D1、等效氧化物厚度D2、等效氧化物厚度D3的关系式中可以看出，对于形成的栅极为金属栅极而言，第一区域I的第一栅介质层的等效氧化物厚度D1小于第二区域II的第二栅介质层的等效氧化物厚度D2，第二区域II的第二栅介质层的等效氧化物厚度D2小于第三区域III的第三栅介质层的等效氧化物厚度D3。

在本发明其他实施例中，所述栅极的材料为多晶硅或掺杂的多晶硅；形成栅极的工艺步骤包括：在第二氧化层表面、第三氧化层表面以及第一氧化层表面形成多晶硅层，且所述多晶硅层填充满第一开口、第二开口和第三开口，所述多晶硅层还覆盖于层间介质层表面；去除高于层间介质层顶部表面的多晶硅层，形成栅极，所述栅极的顶部与层间介质层顶部齐平。

图6至图10、图19至图24为本发明又一实施例提供的半导体器件形成过程的结构示意图。

本实施例采用先形成高k栅介质层、后形成金属栅极(high k first metal gate last)的方式，形成半导体器件。

参考图6至图10，提供包括第一区域I、第二区域II和第三区域的衬底200；依次在所述衬底200表面形成第一氧化膜202、位于第一氧化膜202表面的第一阻挡膜203、位于第一阻挡膜203表面的中间膜204、以及位于中间膜204表面的第二阻挡膜205；在所述第二区域II和第三区域III的第二阻挡膜205表面形成第一光刻胶层206；以所述第一光刻胶层206为掩膜，对第一区域I的衬底200进行离子注入，在第一区域I的衬底200内形成第一阱区(未图示)；以所述第一光刻胶层206为掩膜，刻蚀去除第一区域I的第二阻挡膜205、中间膜204以及第一阻挡膜203，暴露出第一区域I的第一氧化膜202表面；在所述第一区域I的第一氧化层202表面、第二区域II的第二阻挡膜205表面形成第二光刻胶层207，所述第二光刻胶层207暴露出第二区域II的第二阻挡膜205表面；以所述第二光刻胶层207为掩膜，对第二区域II的衬底200进行离子注入，在第二区域II的衬底200内形成第二阱区(未图示)；以所述第二光刻胶层207为掩膜，刻蚀去除第二区域II的第二阻挡膜205。

所述第一阻挡膜203的材料为氮化硅，所述中间膜204的材料为氧化硅，所述第二阻挡膜205的材料为氮化硅。

本实施例中，在刻蚀去除第二区域II的第二阻挡膜205之后，还刻蚀去除第二区域II的中间膜204。接着，采用湿法去胶或灰化工艺去除所述第二光刻胶层207。

参考图19，刻蚀去除第一区域I的第一氧化膜202，暴露出第一区域I的衬底200表面。

采用干法刻蚀或湿法刻蚀工艺，刻蚀去除第一区域I的第一氧化膜202。

第二区域II的第一氧化膜202表面形成有第一阻挡膜203，所述第一阻挡膜203起到保护第二区域II的第一氧化膜202的作用，防止第二区域II的第一氧化膜202被刻蚀去除。第三区域III的第一氧化膜202上方形成有第二阻挡膜205，所述第二阻挡膜205起到保护第三区域III的第一氧化膜202的作用，防止第三区域III的第一氧化膜202被刻蚀去除。

因此，本实施例中无需额外形成刻蚀去除第一区域I的第一氧化膜202所需的掩膜版，从而节约生产成本，提高生产效率。

参考图20，对所述第一区域I的衬底200进行掺杂处理322，降低氧化工艺氧化第一区域I衬底200的氧化速率。

第二区域II的第一氧化膜202表面形成有第一阻挡膜203，所述第一阻挡膜203阻挡掺杂处理322的掺杂离子进入第二区域II的衬底200内。第三区域III上方形成有第二阻挡膜205，所述第二阻挡膜205阻挡掺杂处理322的掺杂离子进入第三区域III的衬底200内。因此，本实施例中无需额外形成掺杂处理322所需的掩膜版，从而进一步减少工艺步骤，节约生产成本。

本实施例中，所述掺杂处理322的掺杂离子为氮离子。有关掺杂处理322的工艺参数可参考前述实施例的说明，在此不再赘述。

参考图21，去除所述第二区域II的第一阻挡膜203以及第一氧化膜202，暴露出第二区域II衬底200表面；采用氧化工艺对第一区域I衬底200、第二区域II衬底200进行氧化处理，在第一区域I衬底200表面形成第二氧化膜 302，同时在第二区域II衬底200表面形成第三氧化膜303，且第二氧化膜302的厚度小于第三氧化膜303的厚度。

本实施例中，所述第三氧化膜303的厚度小于第一氧化膜202的厚度。

第二区域II衬底200表面被暴露出来，为对第二区域II衬底200进行氧化处理做准备。本实施例中，在刻蚀去除第二区域II的第一阻挡膜203时，第三区域III的第二阻挡膜205(参考图20)被刻蚀去除；在刻蚀去除第二区域II的第一氧化膜202时，第三区域III的中间膜204(参考图20)被刻蚀去除。同时，由于第三区域III的第一氧化膜202表面形成有第一阻挡膜203，所述第一阻挡膜203能够起到保护第三区域III的第一氧化膜202的作用，防止第三区域III的第一氧化膜202被刻蚀。

本实施例中，采用热氧化工艺进行所述氧化处理。由于第一区域I的衬底200内掺杂有氮离子，而第二区域II的衬底200内未掺杂氮离子，因此氧化工艺氧化第一区域I衬底200的氧化速率小于氧化工艺氧化第二区域II衬底200的氧化速率，使得第二氧化膜302的厚度小于第三氧化膜303的厚度。

有关热氧化工艺的工艺参数可参考前述实施例的说明，在此不再赘述。

本实施例中，所述第一氧化膜202的材料为氧化硅，所述第一氧化膜202的厚度为20埃至30埃；所述第二氧化膜302的材料为氮氧化硅，第二氧化膜302的厚度小于10埃；所述第三氧化膜303的材料为氧化硅，第三氧化膜303的厚度为10埃至20埃。

由于本实施例在同一道工艺步骤中形成第二氧化膜302和第三氧化膜303，使得半导体器件的形成工艺简单，降低了工艺难度，并且，与现有技术相比，本实施例明显减少了需要的掩膜版的数量，充分利用了形成第一阱区所需的光刻胶层，且充分利用了形成第二阱区所需的光刻胶层，从而进一步缩减了工艺成本。

同时，本实施例中，第二氧化膜302、第三氧化膜303以及第三区域III的第一氧化膜202均未暴露在去除光刻胶层的环境中，从而避免了去除光刻胶层的工艺带来的不良影响，使得第二氧化膜302、第三氧化膜303以及第三区域III的第一氧化膜202具有较高的质量，从而提高半导体器件的电学性能。

在形成所述第二氧化膜302和第三氧化膜303之后，去除第三区域II的第一阻挡膜203，使得第三区域III的第一氧化膜202被暴露出来。本实施例中，采用湿法刻蚀工艺刻蚀去除第三区域III的第一阻挡膜203，湿法刻蚀工艺的刻蚀液体为热磷酸溶液，其中，溶液中磷酸的质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。

参考图22，在所述第二氧化膜302表面、第三氧化膜303表面、第三区域III的第一氧化膜202表面形成高k栅介质膜332；在所述高k栅介质膜332表面形成伪栅膜308。

所述高k栅介质膜332的材料为高k介质材料，其中，高k介质材料指的是相对介电常数大于氧化硅的相对介电常数的材料。所述伪栅膜308的材料为多晶硅、非晶硅或非晶碳。

参考图23，图形化第一区域I的伪栅膜308以及第二氧化膜302，在第一区域I衬底200表面形成第一伪栅结构；图形化第二区域II的伪栅膜308以及第三氧化膜303，在第二区域II衬底200表面形成第二伪栅结构；图形化第三区域III的伪栅膜308以及第一氧化膜202，在第三区域III衬底200表面形成第三伪栅结构。

第一伪栅结构包括：位于第一区域I衬底200表面的第二氧化层312、位于第二氧化层312表面的高k栅介质层342、位于高k栅介质层342表面的伪栅层318。第二氧化层312的厚度小于第三氧化层313的厚度，第二氧化层312的材料为氮氧化硅，厚度小于10埃。

第二伪栅结构包括：位于第二区域II衬底200表面的第三氧化层313、位于第三氧化层313表面的高k栅介质层342、位于高k栅介质层342表面的伪栅层318。第三氧化层313的厚度小于第一氧化层212的厚度，第三氧化层313的材料为氧化硅，厚度为10埃至20埃。

第三伪栅结构包括：位于第三区域III衬底200表面的第一氧化层212、位于第一氧化层212表面的高k栅介质层342、位于高k栅介质层342表面的伪栅层318。第一氧化层212的材料为氧化硅，厚度为20埃至30埃。

在形成所述第一伪栅结构之后，在第一伪栅结构两侧的第一区域I衬底 200内形成第一源漏区；在形成所述第二伪栅结构之后，在第二伪栅结构两侧的第二区域II衬底200内形成第二源漏区；在形成所述第三伪栅结构之后，在第三伪栅结构两侧的第三区域III衬底200内形成第三源漏区。

参考图24，在所述衬底200表面形成层间介质层320，所述层间介质层320覆盖第一伪栅结构侧壁表面、第二伪栅结构侧壁表面以及第三伪栅结构侧壁表面，且所述层间介质层320顶部与第一伪栅结构顶部、第二伪栅结构顶部以及第三伪栅结构顶部齐平；去除第一区域I、第二区域II和第三区域III的伪栅层318(参考图23)；在第一区域I、第二区域II和第三区域III的高k栅介质层342表面形成金属栅电极层343，且所述金属栅电极层343顶部与层间介质层320顶部齐平。

有关金属栅电极层343的材料可参考前述实施例的说明，在此不再赘述。

本实施例中，第一区域I的第一栅介质层由第二氧化层312、位于第二氧化层312表面的高k栅介质层342共同组成。第二区域II的第二栅介质层由第三氧化层313、位于第三氧化层313表面的高k栅介质层342共同组成。第三区域III的第三栅介质层由第一氧化层212、位于第一氧化层212表面的高k栅介质层342共同组成。由前一实施例的分析可知，本实施例中，第一栅介质层的等效氧化物厚度小于第二栅介质层的等效氧化物厚度，第二栅介质层的等效氧化物厚度小于第三栅介质层的等效氧化物厚度，从而使得第一区域I、第二区域II和第三区域III形成的场效应管能够承受不同的工作电压。

并且，本实施例中，形成的第一氧化层212、第二氧化层312和第三氧化层313均未暴露在去除光刻胶层的工艺环境中，从而使得第一氧化层212、第二氧化层312和第三氧化层313具有较高的质量。并且，本实施例中充分利用形成第一阱区、第二阱区时的形成的光刻胶层，且通过设置第一阻挡膜、中间膜和第二阻挡膜，使得本实施例无需额外形成光刻胶层，从而节约了生产成本，提高了半导体器件的生产效率。

在其他实施例中，在形成伪栅膜之前未形成高k栅介质膜，在刻蚀去除伪栅层之后，形成高k栅介质层，包括以下步骤：在第二氧化膜表面、第三氧化膜表面以及第三区域的第一氧化膜表面形成伪栅膜；图形化所述伪栅膜、 第二氧化膜、第三氧化膜、第三区域的第一氧化膜，在第一区域衬底表面形成第二氧化层以及伪栅层，在第二区域衬底表面形成第三氧化层以及伪栅层，在第三区域衬底表面形成第一氧化层以及伪栅层，其中，第二氧化层的厚度小于第三氧化层的厚度，第三氧化层的厚度小于第一氧化层的厚度；在所述衬底表面形成层间介质层，且所述层间介质层顶部与伪栅层顶部齐平；刻蚀去除所述伪栅层；在所述第二氧化层表面、第三氧化层表面、第一氧化层表面形成高k栅介质层；在所述高k栅介质层表面形成金属栅电极层，且所述金属栅电极层顶部与层间介质层顶部齐平

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。