半导体结构及其制造方法与流程

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有刻蚀阻挡结构的半导体结构及其制造方法。

背景技术：

近年来半导体元件的结构不断地改变，且元件的内存储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的记忆容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置，也因此工艺的难度被提升。

因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备简化的工艺及良好的稳定性。

技术实现要素：

本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构中，垂直延伸区中的导电层形成于刻蚀阻挡结构上，使得垂直延伸的导电层可以获得刻蚀阻挡结构所提供的良好的支撑，以提供叠层结构和接触插塞之间良好且稳定的电性接触。

根据本发明的一实施例，是提出一种半导体结构。半导体结构包括一基板、一叠层结构、一刻蚀阻挡结构(etching stop structure)、多个存储结构以及一第一填充切槽(filled slit groove)。基板具有一凹槽(trench)。叠层结构具有一水平延伸区及一垂直延伸区，垂直延伸区沿凹槽的一侧壁延伸，其中叠层结构包括多个导电层和多个绝缘层，交错设置(interlaced)叠层于凹槽中。刻蚀阻挡结构形成于叠层结构的垂直延伸区中。存储结构垂直穿过叠层结构的水平延伸区中的导电层和绝缘层。第一填充切槽形成于叠层 结构中，其中垂直延伸区中的导电层和绝缘层形成于刻蚀阻挡结构上且位于刻蚀阻挡结构和第一填充切槽之间。

根据本发明的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤。提供一基板，基板具有一凹槽；形成一叠层结构，叠层结构具有一水平延伸区及一垂直延伸区，垂直延伸区沿凹槽的一侧壁延伸，其中叠层结构包括多个导电层和多个绝缘层，交错设置叠层于凹槽中；形成一刻蚀阻挡结构于叠层结构的垂直延伸区中；形成多个存储结构，垂直穿过叠层结构的水平延伸区中的导电层和绝缘层；以及形成一第一填充切槽于叠层结构中，其中垂直延伸区中的导电层和绝缘层形成于刻蚀阻挡结构上且位于刻蚀阻挡结构和第一填充切槽之间。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明的一实施例的半导体结构的上视图。

图1A绘示本发明的另一实施例的半导体结构的上视图。

图2A绘示沿图1的剖面线2A-2A’的剖面示意图。

图2B绘示沿图1的剖面线2B-2B’的剖面示意图。

图2C绘示沿图1的剖面线2C-2C’的剖面示意图。

图3～图13A绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

【符号说明】

10、20：半导体结构

100：基板

100a：上表面

100b：底面

100s：侧壁

100t、6300：凹槽

200、5200：叠层结构

210：导电层

220：绝缘层

230：材料层

240：空位

300：刻蚀阻挡结构

300’：刻蚀阻挡块

310：第一侧壁

320：第二侧壁

330：底表面

400：介电结构

410：第一填充切槽

420：第二填充切槽

510、520：接触插塞

600：氧化物间隔层

710：顶盖层

720：硬掩模层

730：介电材料

800：存储结构

810：存储层

820：通道层

830：绝缘材料

910：第一切槽

920：第二切槽

2A-2A’、2B-2B’、2C-2C’、6A-6A’、6B-6B’、7A-7A’、7B-7B’、8A-8A’、8B-8B’、8C-8C’、9A-9A’、9B-9B’、10A-10A’、10B-10B’、10C-10C’、11A-11A’、11B-11B’、11C-11C’、12A-12A’、12B-12B’、13～13A：剖面线

D1、D2：距离

D3：宽度

H：水平延伸区

V：垂直延伸区

具体实施方式

在此揭露内容的实施例中，是提出一种半导体结构及其制造方法。实施例中，半导体结构中，垂直延伸区中的导电层形成于刻蚀阻挡结构上，使得垂直延伸的导电层可以获得刻蚀阻挡结构所提供的良好的支撑，以提供叠层结构和接触插塞之间良好且稳定的电性接触。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。

请参照图1、图2A～图2C，图1绘示本发明的一实施例的半导体结构10的上视图，图2A绘示沿图1的剖面线2A-2A’的剖面示意图，图2B绘示沿图1的剖面线2B-2B’的剖面示意图，图2C绘示沿图1的剖面线2C-2C’的剖面示意图。实施例中，半导体结构10例如是三维存储装置的主要结构。

如图1、图2A～图2C所示，半导体结构10包括一基板100、一叠层结构200、多个存储结构800、一刻蚀阻挡结构(etching stop structure)300以及一第一填充切槽(filled slit groove)410。基板100具有一凹槽(trench)100t(请同时参照图3)。叠层结构200具有一水平延伸区H及一垂直延伸区V，垂直延伸区V沿凹槽100t的一侧壁100s延伸，叠层结构200包括多个导电层210和多个绝缘层220，导电层210和绝缘层220交错设置(interlaced)叠层于凹槽100t中。存储结构800垂直穿过叠层结构200的水平延伸区H中的导电层210和绝缘层220。刻蚀阻挡结构300形成于叠层结构200的垂直延伸区V中。第一填充切槽410形成于叠层结构200中，垂直延伸区V中的导电层210和绝缘层220形成于刻蚀阻挡结构300上且位于刻蚀阻挡结构300和第一填充切槽410之间。

实施例中，垂直延伸区V中的导电层210和绝缘层220形成于刻蚀阻挡结构300上且位于刻蚀阻挡结构300和第一填充切槽410之间，使得沿Z方向垂直延伸的导电层210可以获得刻蚀阻挡结构300所提供的良好的支撑，导电层210不会变形或垮掉，以提供叠层结构200和接触插塞之间良好且稳定的电性接触。

实施例中，图1、图2A～图2C所示，半导体结构10更可选择性地包括一氧化物间隔层(oxide spacer)600。氧化物间隔层600位于叠层结构200 和凹槽100t的侧壁100s之间，且位于刻蚀阻挡结构300的一第一侧壁310和凹槽100t的侧壁100s之间。

另一实施例中，半导体结构10可不包括氧化物间隔层(未绘示于图中)，而刻蚀阻挡结构300的第一侧壁310邻接凹槽100t的侧壁100s。换言之，刻蚀阻挡结构300可延伸至并接触凹槽100t的侧壁100s。

实施例中，图1、图2B～图2C所示，刻蚀阻挡结构300的一第二侧壁320可位于叠层结构200的水平延伸区H中。

实施例中，图1、图2B～图2C所示，刻蚀阻挡结构300的一底表面330可直接接触凹槽100t的一底面100b。

换言之，刻蚀阻挡结构300可覆盖叠层结构200的垂直延伸区V沿X-Z方向的剖面，位于刻蚀阻挡结构300沿Y方向两侧的导电层210藉由刻蚀阻挡结构300而分隔开来。

实施例中，如图1所示，刻蚀阻挡结构300和第一填充切槽410之间相隔的距离D1例如是20～200纳米(nm)。实施例中，存储结构800的剖面宽度例如是5～100纳米。

实施例中，如图2A～图2C图所示，半导体结构10更可包括一介电结构400和多个接触插塞510/520。介电结构400位于基板100和叠层结构200上。接触插塞510/520形成于介电结构400之中，其中每一个接触插塞510/520分别电性连接至叠层结构200的垂直延伸区V中的每一个对应的导电层210。

实施例中，如图1所示，半导体结构10更可包括一第二填充切槽420。第二填充切槽420形成于叠层结构200中，刻蚀阻挡结构300位于第一填充切槽410和第二填充切槽420之间。实施例中，刻蚀阻挡结构300和第二填充切槽420之间相隔的距离D2例如是20～200纳米。

一实施例中，第一填充切槽410和第二填充切槽420可分别包括一绝缘层和一导电填充物，其中绝缘层形成于一切槽的表面上，导电填充物形成于此绝缘层上并填充此切槽。实施例中，绝缘层例如是氧化硅层，导电填充物例如是氮化钛(TiN)及钨，其中氮化钛层形成于绝缘层上，而钨形成于氮化钛层上并填充此切槽。另一实施例中，第一填充切槽410和第二填充切槽420可分别包括一绝缘填充物。实施例中，第一填充切槽410和第 二填充切槽420之间的距离例如是约1000微米。

实施例中，叠层结构200的垂直延伸区V中的导电层210和绝缘层220更位于刻蚀阻挡结构300和第二填充切槽420之间。

实施例中，垂直延伸区V中的导电层210和绝缘层220形成于刻蚀阻挡结构300上并直接接触刻蚀阻挡结构300，因此即使导电层210和绝缘层220沿Z方向垂直延伸且沿X方向具有很小的厚度，仍可以获得刻蚀阻挡结构300所提供的良好的支撑，导电层210不会变形或垮掉，以提供叠层结构200和接触插塞510/520之间良好且稳定的电性接触，进而提高半导体结构10的稳定性。

实施例中，叠层结构200的水平延伸区H中的导电层210可包括多晶硅、钨、或前述两者的组合，叠层结构200的垂直延伸区V中的导电层210可包括钨。垂直延伸区V中的导电层210电性连接至接触插塞510/520，而钨的阻值小于多晶硅的阻值，如此一来，垂直延伸区V中的导电层210包括钨可以大幅降低叠层结构的电性接触端(pickup region)的阻值。

实施例中，半导体结构例如是一三维存储装置的主要结构，导电层210例如是字线。

图1A绘示本发明的另一实施例的半导体结构20的上视图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

如图1A所示，实施例中，刻蚀阻挡结构300可包括多个刻蚀阻挡块(etching stop block)300’。此些刻蚀阻挡块300’中，最靠近第一填充切槽410的一个刻蚀阻挡块300’和第一填充切槽410之间相隔的距离D1例如是20～200纳米，最靠近第二填充切槽420的一个刻蚀阻挡块300’和第二填充切槽420之间相隔的距离D2例如是20～200纳米。

图3～图12A绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

如图3所示，提供具有凹槽100t的基板100。实施例中，例如进行一刻蚀工艺以形成凹槽100t于基板100中。实施例中，可选择性地形成氧化物间隔层600在凹槽100t的侧壁100s上。

如图4～图5所示，形成叠层结构于凹槽100t中。实施例中，形成叠 层结构于凹槽100t中的制造方法例如包括以下步骤。

如图4所示，可形成多个材料层230和多个绝缘层220，材料层230和绝缘层220交错设置叠层于凹槽100t中和基板100上。实施例中，材料层230可以是导电材料层或是牺牲层。导电材料层例如包括多晶硅，牺牲层例如包括氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合。本实施例中，绝缘层220为氧化硅，而材料层230例如是牺牲层，其材质为氮化硅。

如图5所示，平坦化材料层230和绝缘层220，使得材料层230和绝缘层220与基板100的上表面100a共表面，接着形成介电材料730于材料层230和绝缘层220上，并形成顶盖层(cap layer)710以及硬掩模层720于平坦化的材料层230、绝缘层220及基板100的上表面100a上。实施例中，顶盖层710例如是氧化硅层，硬掩模层720例如是氮化硅层。至此，形成如图5所示的叠层结构5200，叠层结构5200具有水平延伸区H及垂直延伸区V，垂直延伸区V沿凹槽100t的侧壁100s延伸，材料层230和绝缘层220交错设置叠层于凹槽100t中。于后续步骤中将材料层230置换为导电材料后，则形成叠层结构200。

如图6～图7B所示，形成刻蚀阻挡结构300于叠层结构5200的垂直延伸区V中。形成刻蚀阻挡结构300的制造方法例如包括以下步骤。

图6A绘示沿图6的剖面线6A-6A’的剖面示意图，图6B绘示沿图6的剖面线6B-6B’的剖面示意图。如图6～图6B所示，形成一凹槽6300于叠层结构5200的垂直延伸区V中。实施例中，例如以一刻蚀工艺形成凹槽6300，此刻蚀工艺对于材料层230和绝缘层220不具有选择比。

如图6和图6B所示，实施例中，凹槽6300的一端可延伸至氧化物间隔层600，而凹槽6300的另一端可延伸至水平延伸区H中。另一实施例中，凹槽6300的一端甚至可以延伸至暴露出凹槽100t的侧壁100s(未绘示于图中)。再者，实施例中，凹槽6300的底部可暴露出凹槽100t的底面100b。

图7A绘示沿图7的剖面线7A-7A’的剖面示意图，图7B绘示沿图7的剖面线7B-7B’的剖面示意图。如图7～图7B所示，填入刻蚀阻挡材料于凹槽6300中以形成刻蚀阻挡结构300。填入刻蚀阻挡材料后，更可进行一 化学机械研磨工艺以平坦化刻蚀阻挡结构300的表面。

图8A绘示沿图8的剖面线8A-8A’的剖面示意图，图8B绘示沿图8的剖面线8B-8B’的剖面示意图，图8C绘示沿图8的剖面线8C-8C’的剖面示意图。如图8～图8C所示，形成存储结构800。于此步骤中，此些存储结构800垂直穿过叠层结构5200的水平延伸区H中的材料层230和绝缘层220。于后续步骤中将材料层230置换为导电材料后，则此些存储结构800垂直穿过叠层结构200的水平延伸区H中的导电层210和绝缘层220。

如图8～图8C所示，形成存储结构800的制造方法例如包括以下步骤。先以刻蚀工艺形成多个贯穿开口(through opening)，此些贯穿开口垂直穿过叠层结构5200的水平延伸区H中的材料层230和绝缘层220，且此刻蚀工艺对于材料层230和绝缘层220不具有选择比。接着形成存储层810于贯穿开口的侧壁上，接着形成信道层820于存储层810上，再填入绝缘材料830于贯穿开口中的通道层820上。实施例中，如图8C所示，贯穿开口垂直向下延伸至基板100中。另一实施例中，贯穿开口亦可垂直向下延伸并停止于基板100的表面(未绘示于图中)。

实施例中，存储层810例如是氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)的复合层、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(oxide-nitride-oxide-nitride-oxide，ONONO)的复合层或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(oxide-nitride-oxide-nitride-oxide-nitride-oxide，ONONONO)的复合层，但不以此为限。通道层820例如是无掺杂的多晶硅。绝缘材料830例如是氧化硅、氮化硅、或其他适合的介电材料。

一实施例中，存储结构800可以全部形成于水平延伸区H中(未绘示于图中)。一实施例中，如图8C所示，一些存储结构800可以形成于刻蚀阻挡结构300中。

如图9～图12B所示，形成第一填充切槽410于叠层结构200中，其中垂直延伸区V中的导电层210和绝缘层220位于刻蚀阻挡结构300和第一填充切槽410之间。实施例中，如图9～图12B所示，更可形成第二填充切槽420于叠层结构200中，其中刻蚀阻挡结构300位于第一填充切槽410和第二填充切槽420之间。形成第一填充切槽410、第二填充切槽420 和叠层结构200的导电层210的制造方法例如包括以下步骤。

图9A绘示沿图9的剖面线9A-9A’的剖面示意图，图9B绘示沿图9的剖面线9B-9B’的剖面示意图。如图9～图9B所示，形成一第一切槽910和一第二切槽920于叠层结构5200中，第一切槽910和第二切槽920穿过叠层结构5200的垂直延伸区V和水平延伸区H中的材料层230和绝缘层220。实施例中，例如是以一刻蚀工艺形成第一切槽910和第二切槽920，且此刻蚀工艺对于材料层230和绝缘层220不具有选择比。

图10A绘示沿图10的剖面线10A-10A’的剖面示意图，图10B绘示沿图10的剖面线10B-10B’的剖面示意图，图10C绘示沿图10的剖面线10C-10C’的剖面示意图。如图10～图10C所示，移除垂直延伸区V中的材料层230。

如图10～图10C所示，本实施例中，材料层230例如是牺牲层，以磷酸(H3PO4)溶液作为刻蚀液，磷酸溶液通过第一切槽910和第二切槽920而将垂直延伸区V和水平延伸区H中的材料层230移除而形成空位240。同时，刻蚀液亦可以将硬掩模层720一并移除。

如图10～图10C所示，由于水平延伸区H沿Y方向的宽度D3可以很长，例如是约1000微米(μm)，因此需经由刻蚀液的过刻蚀(over etching)，而能够将水平延伸区H中位于第一切槽910和第二切槽920之间的所有材料层230(牺牲层)均移除。此步骤中，由于垂直的存储结构800穿过水平延伸区H，一层一层被空位240间隔开来的绝缘层220可以经由垂直的存储结构800而得到支撑，经由第一切槽910和第二切槽920导入刻蚀液进行过刻蚀而可以把所有材料层230都刻蚀掉，而被空位240间隔开来的绝缘层220却可以经由多个垂直的存储结构800支撑住而不会垮掉。

如图10～图10C所示，相较于水平延伸区H沿Y方向的宽度D3，垂直延伸区V中的刻蚀阻挡结构300和第一切槽910以及第二切槽920之间的距离D1和D2相对而言短得多，例如约20～200纳米。相较于没有设置刻蚀阻挡结构300的情况，当垂直延伸区V中垂直延伸的材料层230被移除，则剩下被空位240间隔开来的垂直延伸的绝缘层220很容易变形或垮掉。根据本发明的实施例，由于距离D1和D2相对而言较短，因此经由刻蚀液的过刻蚀可以轻易地完全移除垂直延伸区V中的材料层230并且停 止于刻蚀阻挡结构300；再者，间隔开来的绝缘层220垂直延伸且形成于刻蚀阻挡结构300上，也就是说，绝缘层220直接接触刻蚀阻挡结构300，因此绝缘层220可以获得刻蚀阻挡结构300所提供的良好的支撑，不会变形或垮掉，进而稳定住工艺中的整个结构体。

另一实施例中，材料层230例如是导电材料层，例如包括多晶硅，则亦可以调整刻蚀液的过刻蚀程度，仅完全移除垂直延伸区V中的材料层230并且停止于刻蚀阻挡结构300，而仅部分移除水平延伸区H中邻接第一切槽910以及第二切槽920的部分材料层230(未绘示于图中)。如此一来，垂直延伸区V的绝缘层220仍然可以获得刻蚀阻挡结构300所提供的良好的支撑，不会变形或垮掉，而可以稳定住工艺中的整个结构体。

图11A绘示沿图11的剖面线11A-11A’的剖面示意图，图11B绘示沿图11的剖面线11B-11B’的剖面示意图，图11C绘示沿图11的剖面线11C-11C’的剖面示意图。如图11～图11C所示，形成导电层210。

本实施例中，例如将导电材料通过第一切槽910和第二切槽920填入垂直延伸区V和水平延伸区H中的材料层230移除后的空位240，以形成导电层210。

如图11～图11C所示，通过第一切槽910和第二切槽920导入导电材料至空位240中。例如，以沉积工艺先形成一层高介电常数材料层于空位240中的存储结构800的外壁、及空位240的内壁上，高介电常数材料层例如可包括氧化铝(AlO_x)或氧化铪(HfO₂)。接着，形成导电填充物于此高介电常数材料层上并填充空位240。实施例中，导电填充物例如包括氮化钛及钨，其中氮化钛层形成于高介电常数材料层上，而钨形成于氮化钛层上并填充空位240。

接着，将一刻蚀液通过第一切槽910和第二切槽920，将从空位240突出至第一切槽910和第二切槽920内的导电填充物移除，而使得填充于不同空位240中的各个导电填充物部分彼此断开而电性绝缘，而形成导电层210。至此，形成叠层结构200。

另一实施例中，材料层230例如是导电材料层，例如包括多晶硅，则水平延伸区H中的材料层230并不全部移除，而将导电材料通过第一切槽910和第二切槽920填入垂直延伸区V中的材料层230移除后的形成的空 位240。如此一来，填入垂直延伸区V中的空位240的导电材料以及水平延伸区H中的材料层230(导电材料层)形成导电层210。

图12A绘示沿图12的剖面线12A-12A’的剖面示意图，图12B绘示沿图12的剖面线12B-12B’的剖面示意图。如图12～图12B所示，形成第一填充切槽410和第二填充切槽420。

一实施例中，例如以沉积工艺先形成绝缘层于切槽的表面上，接着形成导电填充物于此绝缘层上并填充切槽。绝缘层可包括二氧化硅(SiO₂)、氮化硅(SiN)或低介电常数材料。导电填充物例如包括氮化钛及钨，其中氮化钛层形成于绝缘层上，而钨形成于氮化钛层上并填充切槽。

另一实施例中，例如填入一绝缘填充物于第一切槽910和第二切槽920中以形成第一填充切槽410和第二填充切槽420。

实施例中，填入导电填充物或绝缘填充物于第一切槽910和第二切槽920中之后，可进行一化学机械研磨工艺以平坦化第一填充切槽410和第二填充切槽420的上表面。

图13A绘示沿第13图的剖面线13A-13A’的剖面示意图。如第13～13A图所示，形成介电结构400于基板100和叠层结构200上。

请参照图1、图2A～图2C，形成接触插塞510/520于介电结构400之中，其中各个接触插塞510/520分别电性连接至叠层结构200的垂直延伸区V中的各个导电层210。举例而言，位于邻近第一填充切槽410的接触插塞510电性连接至奇数条的导电层210，而位于邻近第二填充切槽420的接触插塞520电性连接至偶数条的导电层210。如此一来，相较于将所有接触插塞配置于同一侧且同一排的设计，根据本发明的实施例，接触插塞510/520交错电性连接至间隔的导电层210可以增大X方向的接触插塞的节距，降低工艺可以产生的错位误差。

依照本发明的另一实施例的半导体结构的制造方法中，请参照图1A和图6～图7B，可形成多个凹槽6300于叠层结构5200的垂直延伸区V中，再填入刻蚀阻挡材料于多个凹槽6300中以形成多个刻蚀阻挡结构300’，而形成如图1A所示的半导体结构20。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神 和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。