半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。

背景技术：

金属氧化物半导体(MOS，Metal-Oxide-Semiconductor)器件已称为集成电路中常用的半导体器件之一。所述MOS器件包括：P型金属氧化物半导体(PMOS，P-type MOS)器件、N型金属氧化物半导体(NMOS，N-type MOS)器件和互补型金属氧化物半导体(CMOS，Complementary MOS)器件。

金属氧化物半导体器件按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照金属氧化物半导体器件的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，输入/输出器件可分为输入/输出NMOS器件和输入/输出PMOS器件。

通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入/输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

然而，现有技术形成的半导体器件依然存在电学性能较差的问题。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，使得核心器件和输入/输出器件的性能均得到改善，从而优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括核心区和周边区的基底，所述核心区包括NMOS核心区和PMOS核心区，所述周边区包括NMOS周边区和PMOS周边区，其中，所述PMOS周边区基底表面形成有第一栅极结构，所述PMOS核心区基底表面形成有第二栅极结构，所述NMOS周边区基底表面形成有第三栅极结构，所述NMOS核心区基底表面形成有第四栅极结构，所述第一栅极结构两侧的PMOS周边区基底内形成有第一周边源漏区，所述第二栅极结构两侧的PMOS核心区基底内形成有第一核心源漏区，所述第三栅极结构两侧的NMOS周边区基底内形成有第二周边源漏区，所述第四栅极结构两侧的NMOS核心区基底内形成有第二核心源漏区；对所述第一栅极结构两侧的PMOS周边区基底进行第一离子注入工艺，在所述第一周边源漏区下方形成第一缓变结区，所述第一离子注入工艺的注入离子为P型离子；对所述第一周边源漏区和第一核心源漏区进行第二离子注入工艺，在所述第一周边源漏区表面和第一核心源漏区表面形成第一接触电阻区，所述第二离子注入工艺的注入离子为P型离子；对所述第三栅极结构两侧的NMOS周边区基底进行第三离子注入工艺，在所述第二周边源漏区下方形成第二缓变结区，所述第三离子注入工艺的注入离子为N型离子；对所述第二周边源漏区和第二核心源漏区进行第四离子注入工艺，在所述第二周边源漏区表面和第二核心源漏区表面形成第二接触电阻区，所述第四离子注入工艺的注入离子为N型离子。

可选的，所述第一缓变结区的掺杂离子浓度小于第一周边源漏区的掺杂离子浓度；所述第一接触电阻区的掺杂离子浓度大于所述第一周边源漏区的掺杂离子浓度；所述第二缓变结区的掺杂离子浓度小于第二周边源漏区的掺杂离子浓度；所述第二接触电阻区的掺杂离子浓度大于第二周边源漏区的掺杂离子浓度。

可选的，所述第一离子注入工艺的工艺参数包括：注入离子包括B，注入能量为5KeV至15KeV，注入离子剂量为1E13atom/cm²至1E14atom/cm²，离子注入倾斜角为0度至15度。

可选的，所述第二离子注入工艺的工艺参数包括：注入离子包括BF2，注入能量为2KeV至5KeV，注入离子剂量为1E15atom/cm²至1E16atom/cm²，离子注入倾斜角为0度至5度。

可选的，所述第三离子注入工艺的工艺参数包括：注入离子包括P，注入能量为100eV至5KeV，注入离子剂量为1E15atom/cm²至5E15atom/cm²，离子注入倾斜角为0度至15度。

可选的，所述第四离子注入工艺的工艺参数包括：注入离子包括P，注入能量为100eV至5KeV，注入离子剂量为1E15atom/cm²至5E15atom/cm²，离子注入倾斜角为0度至15度。

可选的，还包括步骤：对所述第一缓变结区、第一接触电阻区、第二缓变结区和第二接触电阻区进行退火处理。

可选的，所述退火处理的工艺参数包括：采用尖峰退火工艺，退火温度为950摄氏度至1000摄氏度。

可选的，所述第一周边源漏区内形成有第一周边应力层；所述第一核心源漏区内形成有第一核心应力层；所述第二周边源漏区内形成有第二周边应力层；所述第二核心源漏区内形成有第二核心应力层。

可选的，所述第一周边应力层的材料为SiGe或SiGeB；所述第一核心应力层的材料为SiGe或SiGeB；所述第二周边应力层的材料为SiC或SiCP；所述第二核心应力层的材料为SiC或SiCP。

可选的，形成所述第一周边源漏区和第一核心源漏区的工艺步骤包括：刻蚀第一栅极结构两侧的PMOS周边区部分厚度的基底，刻蚀第二栅极结构两侧的PMOS核心区部分厚度的基底，在所述第一栅极结构两侧的基底内、以及第二栅极结构两侧的基底内形成开口；形成填充满所述第一栅极结构两侧的开口的第一周边应力层，同时形成填充满第二栅极结构两侧的开口的第一核心应力层。

可选的，在形成所述第一周边应力层的过程中进行原位自掺杂形成第一周边源漏区，在形成所述第一核心应力层的过程中进行原位自掺杂形成第一核心源漏区；或者，在形成所述第一周边应力层和第一核心应力层之后，对所述第一周边应力层和第一核心应力层进行离子注入，形成所述第一周边源漏区和第一核心源漏区。

可选的，所述基底包括衬底以及位于衬底表面的若干分立的鳍部；所述第一栅极结构横跨PMOS周边区鳍部，且覆盖PMOS周边区鳍部部分顶部和侧壁表面；所述第二栅极结构横跨PMOS核心区鳍部，且覆盖PMOS核心区鳍部部分顶部和侧壁表面；所述第三栅极结构横跨NMOS周边区鳍部，且覆盖NMOS周边区部分鳍部顶部和侧壁表面；所述第四栅极结构横跨NMOS核心区鳍部，且覆盖NMOS核心区部分鳍部顶部和侧壁表面。

本发明还提供一种半导体器件的形成方法，包括：提供包括核心区和周边区的基底，所述核心区基底表面形成有第一栅极结构，所述周边区基底表面形成有第二栅极结构，所述第一栅极结构两侧的核心区基底内形成有核心源漏区，所述第二栅极结构两侧的周边区基底内形成有周边源漏区，其中，所述核心源漏区和周边源漏区的掺杂离子类型相同；对所述第二栅极结构两侧的周边区基底进行第一离子注入工艺，在所述周边源漏区下方形成缓变结区，所述第一离子注入工艺的注入离子类型与周边源漏区的掺杂离子类型相同；对所述周边源漏区和核心源漏区进行第二离子注入工艺，在所述周边源漏区表面和核心源漏区表面形成接触电阻区，所述第二离子注入工艺的注入离子类型与核心源漏区的掺杂离子类型相同。

可选的，所述缓变结区的掺杂离子浓度小于所述周边源漏区的掺杂离子浓度；所述接触电阻区的掺杂离子浓度大于所述周边源漏区和所述核心源漏区的掺杂离子浓度。

可选的，所述周边源漏区内形成有周边应力层；所述核心源漏区内形成有核心应力层。

相应的，本发明还提供一种半导体器件，包括：包括核心区和周边区的基底，所述核心区包括NMOS核心区和PMOS核心区，所述周边区包括NMOS周边区和PMOS周边区，其中，所述PMOS周边区基底表面形成有第一栅极结构，所述PMOS核心区基底表面形成有第二栅极结构，所述NMOS周边区基底表面形成有第三栅极结构，所述NMOS核心区基底表面形成有第四栅极结构，所述第一栅极结构两侧的PMOS周边区基底内形成有第一周边源漏区，所述第二栅极结构两侧的PMOS核心区基底内形成有第一核心源漏区，所述第三栅极结构两侧的NMOS周边区基底内形成有第二周边源漏区，所述第四栅极结构两侧的NMOS核心区基底内形成有第二核心源漏区；位于所述第一周边源漏区下方的第一缓变结区，所述第一缓变结区的掺杂离子为P型离子；位于所述第一周边源漏区表面和第一核心源漏区表面的第一接触电阻区，所述第一接触电阻区的掺杂离子为P型离子；位于所述第二周边源漏区下方的第二缓变结区，所述第二缓变结区的掺杂离子为N型离子；位于所述第二周边源漏区表面和第二核心源漏区表面的第二接触电阻区，所述第二接触电阻区的掺杂离子为N型离子。

可选的，所述第一缓变结区的掺杂离子浓度小于第一周边源漏区的掺杂离子浓度；所述第一接触电阻区的掺杂离子浓度大于所述第一周边源漏区的掺杂离子浓度；，所述第二缓变结区的掺杂离子浓度小于第二周边源漏区的掺杂离子浓度；所述第二接触电阻区的掺杂离子浓度大于第二周边源漏区的掺杂离子浓度。

可选的，所述第一周边源漏区内形成有第一周边应力层；所述第一核心源漏区内形成有第一核心应力层；所述第二周边源漏区内形成有第二周边应力层；所述第二核心源漏区内形成有第二核心应力层。

本发明还提供一种半导体器件，包括：包括核心区和周边区的基底，所述核心区基底表面形成有第一栅极结构，所述周边区基底表面形成有第二栅极结构，所述第一栅极结构两侧的核心区基底内形成有核心源漏区，所述第二栅极结构两侧的周边区基底内形成有周边源漏区，其中，所述核心源漏区和周边源漏区的掺杂离子类型相同；位于所述周边源漏区下方的缓变结区，所述缓变结区的掺杂离子类型与周边源漏区的掺杂离子类型相同；位于所述周边源漏区表面和核心源漏区表面的接触电阻区，所述接触电阻区的掺杂离子类型与核心源漏区的掺杂离子类型相同。

与现有技术相比，本发明的技术方案具有以下优点：

对第一栅极结构两侧的PMOS周边区基底进行第一离子注入工艺，在所述第一周边源漏区下方形成第一缓变结区，所述第一缓变结适于使第一周边源漏区与基底之间形成缓变结，从而改善PMOS输入/输出器件的结漏电流；对第三栅极结构两侧的NMOS周边区基底进行第三离子注入工艺，在所述第二周边源漏区下方形成第二缓变结区，所述第二缓变结区适于使第二周边源漏区与基底之间形成缓变结，从而改善NMOS输入/输出器件的结漏电流。且本发明在第一核心源漏区下方未形成第一缓变结区，避免第一缓变结区的形成造成PMOS核心器件内出现短沟道效应；在第二核心源漏区下方未形成第二缓变结区，避免第二缓变结区的形成造成NMOS核心器件内出现短沟道效应。本发明平衡核心器件和输入/输出器件的性能，在降低输入/输出器件的结漏电流的同时，避免核心器件的短沟道效应问题恶化。

同时，本发明还在第一周边源漏区表面和第一核心源漏区表面形成第一接触电阻区，能够降低PMOS输入/输出器件的接触电阻和PMOS核心器件的接触电阻。还在第二周边源漏区和第二核心源漏区表面形成第二接触电阻区，能够降低NMOS输入/输出器件的接触电阻和NMOS核心器件的接触电阻。

进一步，所述第一周边源漏区内形成有第一周边应力层；所述第一核心源漏区内形成有第一核心应力层；所述第二周边源漏区内形成有第二周边应力层；所述第二核心源漏区内形成有第二核心应力层，从而提高形成的半导体器件的载流子迁移率，进一步改善半导体器件的电学性能。

本发明还提供一种结构性能优越的半导体器件，其中，第一周边源漏区下方形成有第一缓变结区，所述第一缓变结区能够在第一周边源漏区与基底之间形成缓变结，从而改善PMOS输入/输出器件的结漏电流。第二周边源漏区下方形成有第二缓变结区，所述第二缓变结区能够在第二周边源漏区与基底之间形成缓变结，从而改善NMOS输入/输出器件的结漏电流。且位于第一周边源漏区表面和第一核心源漏区表面形成有第一接触电阻区，能够降低PMOS输入/输出器件和PMOS核心器件的接触电阻；位于第二周边源漏区表面和第二核心源漏区表面形成有第二接触电阻区，能够降低NMOS输入/输出器件和NMOS核心器件的接触电阻。

附图说明

图1至图14为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。

经研究发现，半导体器件中的核心器件和输入/输出器件的工作电压(Vdd)相差较大，例如，核心器件的工作电压在0.8V左右时，输入/输出器件的工作电压在1.8V左右或3.3V左右。由于工作电压相差较大，使得核心器件和输入/输出器件的结漏电流(junction leakage)也明显不同，当核心器件的工作电压在0.8V左右时，核心器件的结漏电流在0.1pA/μm至100pA/μm，而输入/输出器件的工作电压在1.8V左右时，其结漏电流将大于10000pA/μm。

因此，亟需解决半导体器件中输入/输出器件的结漏电流过大的问题。为解决这一问题，通常采用的方法为：对核心器件的核心源漏区和输入/输出器件的周边源漏区进行离子注入工艺，在周边源漏区下方形成缓变结区，以在周边源漏区和衬底之间形成缓变结(graded junction)，从而调节输入/输出器件的结漏电流。

然而，采用上述方法形成的半导体器件的电学性能仍较差。进一步研究发现，核心源漏区和周边源漏区通常为在同一道工艺中形成的，核心源漏区和周边源漏区的掺杂离子浓度相同。在周边源漏区下方形成缓变结区的同时，还会在核心源漏区下方形成缓变结区。对于核心器件而言，所述位于核心源漏区下方的缓变结区会造成核心器件的短沟道效应(SCE，Short Channel Effect)问题显著，造成核心器件的性能变差，影响半导体器件的整体性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，对第一栅极结构两侧的PMOS周边区基底进行第一离子注入工艺，在所述第一周边源漏区下方形成第一缓变结区，所述第一缓变结适于使第一周边源漏区与基底之间形成缓变结，从而改善PMOS输入/输出器件的结漏电流；对第三栅极结构两侧的NMOS周边区基底进行第三离子注入工艺，在所述第二周边源漏区下方形成第二缓变结区，所述第二缓变结区适于使第二周边源漏区与基底之间形成缓变结，从而改善NMOS输入/输出器件的结漏电流。且本发明在第一核心源漏区下方未形成第一缓变结区，避免第一缓变结区的形成造成PMOS核心器件内出现短沟道效应；在第二核心源漏区下方未形成第二缓变结区，避免第二缓变结区的形成造成NMOS核心器件内出现短沟道效应。

本发明平衡核心器件和输入/输出器件的性能，在降低输入/输出器件的结漏电流的同时，避免核心器件的短沟道效应问题恶化；同时，降低了核心器件和输入/输出器件的接触电阻，从而有效的改善的半导体器件的整体性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图14为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图1，提供包括核心区和周边区的基底。

所述核心区为形成核心器件提供工艺平台；所述周边区为形成输入/输出器件提供工艺基础，且输入/输出器件的工作电压高于核心器件的工作电压。本实施例以半导体器件为CMOS器件作为示例。

所述核心区包括PMOS核心区110和NMOS核心区130，所述PMOS核心区110为形成PMOS核心器件提供工艺平台，所述NMOS核心区130为形成NMOS核心器件提供工艺平台。所述周边区包括PMOS周边区120和NMOS周边区140，所述PMOS周边区120为形成PMOS输入/输出器件提供工艺平台，所述NMOS周边区140为形成NMOS输入/输出器件提供工艺平台。

本实施例中，以PMOS核心区110、PMOS周边区120、NMOS核心区130和NMOS周边区140依次排列为例。在其他实施例中，能够根据需求确定PMOS核心区、PMOS周边区、NMOS核心区和NMOS周边区的位置。

所述基底的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗化硅基底。

本实施例以半导体器件为鳍式场效应管为例，所述基底包括衬底101以及位于衬底101表面的若干分立的鳍部102。所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述鳍部102的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

本实施例中，所述衬底101的材料为硅，所述鳍部102的材料为硅。在一个具体实施例中，形成所述基底的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，衬底101表面的凸起作为鳍部102。

为了使相邻鳍部102之间电绝缘，所述基底还包括：位于衬底101表面的介质层103，所述介质层103覆盖鳍部102部分侧壁表面，且所述介质层103顶部低于鳍部102顶部。所述介质层103用于形成半导体器件的隔离结构。

在其他实施例中，形成的半导体器件还能够为平面器件，所述基底由衬底构成。

参考图2及图3，在所述PMOS周边区120基底表面形成第一栅极结构111；在所述PMOS核心区110基底表面形成第二栅极结构112；在所述NMOS周边区140基底表面形成第三栅极结构113，在所述NMOS核心区130基底表面形成第四栅极结构114。

图2和图3均为与鳍部102排列方向平行的切割线切割形成的剖面结构示意图，其中，图2示出的剖面结构示意图的切割线未切割到第一栅极结构111、第二栅极结构112、第三栅极结构113和第四栅极结构114，图3示出的剖面结构示意图的切割线切割到第一栅极结构111、第二栅极结构112、第三栅极结构113和第四栅极结构114。

本实施例中，所述第一栅极结构111横跨PMOS周边区120鳍部102，且覆盖PMOS周边区120鳍部102部分顶部和侧壁表面；所述第二栅极结构112横跨PMOS核心区110鳍部102，且覆盖PMOS核心区110鳍部102部分顶部和侧壁表面；所述第三栅极结构113横跨NMOS周边区140鳍部102，且覆盖NMOS周边区140鳍部102部分顶部和侧壁表面；所述第四栅极结构114横跨NMOS核心区130鳍部102，且覆盖NMOS核心区130鳍部102部分顶部和侧壁表面。

所述第一栅极结构111包括第一栅介质层以及位于第一栅介质层表面的第一栅电极层；所述第二栅极结构112包括第二栅介质层以及位于第二栅介质层表面的第二栅电极层；所述第三栅极结构113包括第三栅介质层以及位于第三栅介质层表面的第三栅电极层；所述第四栅极结构114包括第四栅介质层以及位于第四栅介质层表面的第四栅电极层。

所述第一栅介质层的材料为氧化硅或高k栅介质材料，高k栅介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，例如为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述第二栅介质层的材料为氧化硅或高k栅介质材料；所述第三栅介质层的材料为氧化硅或高k栅介质材料；所述第四栅介质层的材料为氧化硅或高k栅介质材料。

所述第一栅电极层、第二栅电极层、第三栅极电极层和第四栅电极层的材料为电极材料，其中，电极材料能够为多晶硅、掺杂的多晶硅、氮化钛、氮化钽、铜、钨、铝、金或银。

在一个具体实施例中，形成所述第一栅极结构111、第二栅极结构112、第三栅极结构113和第四栅极结构114的工艺步骤包括：在所述鳍部102顶部和侧壁表面、以及介质层103表面形成栅介质膜；在所述栅介质膜表面形成栅电极膜；图形化所述PMOS周边区120的栅电极膜和栅介质膜，形成所述第一栅极结构111；图形化所述PMOS核心区110的栅电极膜和栅介质膜，形成所述第二栅极结构112；图形化所述NMOS周边区140的栅电极膜和栅介质膜，形成所述第三栅极结构113；图形化所述NMOS核心区130的栅电极膜和栅介质膜，形成所述第四栅极结构114。

本实施例中，所述第一栅极结构111侧壁表面、第二栅极结构112侧壁表面、第三栅极结构侧壁表面113和第四栅极结构侧壁表面114还形成有侧墙104，所述侧墙104还覆盖于鳍部102的部分侧壁表面。在其他实施例中，所述第一栅极结构、第二栅极结构、第三栅极结构或第四栅极结构还能够为伪栅结构(dummy gate)。

如无特别说明，后续提供的结构示意图均为图2基础上的示意图。

结合参考图3和图4，对所述第四栅极结构114两侧的NMOS核心区130基底进行第一掺杂处理，在所述第四栅极结构114两侧的NMOS核心区130基底内形成第二核心轻掺杂区。

所述第二核心轻掺杂区用于形成NMOS核心器件的LDD(Lightly Doped Drain)结构。所述第一掺杂处理采用的工艺为离子注入；所述第一掺杂处理的掺杂离子为N型离子，例如为P、As或Sb。

本实施例中，形成所述第二核心轻掺杂区的工艺步骤包括：形成覆盖第一栅极结构111、第二栅极结构112、第四栅极结构114、PMOS核心区110介质层103、PMOS周边区120介质层103、NMOS周边区140介质层103、以及NMOS核心区130以外的鳍部102表面的第一图形层105；以所述第一图形层105为掩膜，对所述第四栅极结构114两侧的NMOS核心区130鳍部102进行第一掺杂处理，形成所述第二核心轻掺杂区；去除所述第一图形层105。

本实施例中，所述第一图形层105的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层105。

结合参考图3和图5，对所述第三栅极结构113两侧的NMOS周边区140基底进行第二掺杂处理，在所述第三栅极结构113两侧的NMOS周边区140基底内形成第二周边轻掺杂区。

所述第二周边轻掺杂区用于形成NMOS输入/输出器件的LDD结构。所述第二掺杂处理采用的工艺为离子注入；所述第二掺杂处理的掺杂离子为N型离子，例如为P、As或Sb。

本实施例中，形成所述第二周边轻掺杂区的工艺步骤包括：形成覆盖第一栅极结构111、第二栅极结构112、第三栅极结构113、PMOS核心区110介质层103、PMOS周边区120介质层103、NMOS核心区130介质层103、以及NMOS周边区140以外的鳍部102表面的第二图形层106；以所述第二图形层106为掩膜，对所述第三栅极结构113两侧的NMOS周边区140鳍部102进行第二掺杂处理，形成所述第二周边轻掺杂区；去除所述第二图形层106。

结合参考图3和图6，对所述第二栅极结构112两侧的PMOS核心区110基底进行第三掺杂处理，在所述第二栅极结构112两侧的PMOS核心区110基底内形成第一核心轻掺杂区。

所述第一核心轻掺杂区用于形成PMOS核心器件的LDD结构。所述第三掺杂处理采用的工艺为离子注入；所述第三掺杂处理的掺杂离子为P型离子，例如为B、Ga或In。

本实施例中，形成所述第一核心轻掺杂区的工艺步骤包括：形成覆盖第一栅极结构111、第三栅极结构113、第四栅极结构114、PMOS周边区120介质层103、NMOS核心区130介质层103、NMOS周边区140介质层103、以及PMOS核心区110以外的鳍部102表面的第三图形层107；以所述第三图形层107为掩膜，对所述第二栅极结构112两侧的PMOS核心区110鳍部102进行第三掺杂处理，形成所述第一核心轻掺杂区；去除所述第三图形层107。

结合参考图3和图7，对所述第一栅极结构111两侧的PMOS周边区120基底进行第四掺杂处理，在所述第一栅极结构111两侧的PMOS周边区120基底内形成第一周边轻掺杂区。

所述第一周边轻掺杂区用于形成PMOS输入/输出器件的LDD结构。所述第四掺杂处理采用的工艺为离子注入；所述第四掺杂处理的掺杂离子为P型离子，例如为B、Ga或In。

本实施例中，形成所述第一周边轻掺杂区的工艺步骤包括：形成覆盖第二栅极结构112、第三栅极结构113、第四栅极结构114、NMOS核心区130介质层103、NMOS周边区140介质层103、PMOS核心区110介质层103、以及PMOS周边区120以外的鳍部102表面的第四图形层108；以所述第四图形层108为掩膜，对所述第一栅极结构111两侧的PMOS周边区120进行第四掺杂处理，形成所述第一周边轻掺杂区；去除所述第四图形层108。

结合参考图3和图8，在所述第一栅极结构111两侧的PMOS周边区120基底内形成第一周边源漏区122；在所述第二栅极结构112两侧的PMOS核心区110基底内形成第一核心源漏区121。

所述第一周边源漏区122用于形成PMOS输入/输出器件的源极和漏极；所述第一核心源漏区121用于形成PMOS核心器件的源极和漏极。所述第一周边源漏区122内的掺杂离子浓度与第一核心源漏区121内的掺杂离子浓度相同，第一周边源漏区122、第一核心源漏区121内的掺杂离子为P型离子。

本实施例中，所述第一周边源漏区122内的掺杂离子为B离子，所述第一周边源漏区122内B离子浓度为1E20atom/cm³至2E21atom/cm³；所述第一核心源漏区121内的掺杂离子为B离子，所述第一核心源漏区121内B离子浓度为1E20atom/cm³至2E21atom/cm³。

为了提高PMOS输入/输出器件和PMOS核心器件的载流子迁移率，所述第一周边源漏区122内形成有第一周边应力层，所述第一核心源漏区121内形成有第一核心应力层。所述第一周边应力层的材料为SiGe或SiGeB；所述第一核心应力层的材料为SiGe或SiGeB。

形成所述第一周边源漏区122和第一核心源漏区121的工艺步骤包括：刻蚀第一栅极结构111两侧的PMOS周边区120部分厚度的基底，刻蚀第二栅极结构112两侧的PMOS核心区110部分厚度的基底，在所述第一栅极结构111两侧的基底内、以及第二栅极结构112两侧的基底内形成开口，本实施例中，所述开口位于第一栅极结构111两侧的鳍部102内、以及第二栅极结构112两侧的鳍部102内；形成填充满所述第一栅极结构111两侧的开口的第一周边应力层，同时形成填充满第二栅极结构112两侧的开口的第一核心应力层。

采用选择性外延工艺形成所述第一周边应力层和第一核心应力层。本实施例中，在形成第一周边应力层的过程中进行原位自掺杂(in-situ doping)形成第一周边源漏区122，在形成所述第一核心应力层的过程中进行原位子掺杂形成第一核心源漏区121。在其他实施例中，还能够在形成所述第一周边应力层和第一核心应力层之后，对所述第一周边应力层和第一核心应力层进行离子注入，形成所述第一周边源漏区和第一核心源漏区。

结合参考图3和图9，在所述第三栅极结构113两侧的NMOS周边区140基底内形成第二周边源漏区124；在所述第四栅极结构114两侧的NMOS核心区130基底内形成第二核心源漏区123。

所述第二周边源漏区124用于形成NMOS输入/输出器件的源极和漏极；所述第二核心源漏区123用于形成NMOS核心器件的源极和漏极。所述第二周边源漏区124内的掺杂离子浓度与第二核心源漏区123内的掺杂离子浓度相同，第二周边源漏区124、第二核心源漏区123内的掺杂离子为N型离子。

本实施例中，所述第二周边源漏区124内的掺杂离子为P离子，P离子浓度为1E20atom/cm³至2E21atom/cm³；所述第二核心源漏区123内的掺杂离子为P离子，P离子浓度为1E20atom/cm³至2E21atom/cm³。为了提高NMOS输入/输出器件和NMOS核心器件的载流子迁移率，所述第二周边源漏区124内形成有第二周边应力层；所述第二核心源漏区123内形成有第二核心应力层。所述第二周边应力层的材料为SiC或SiCP；所述第二核心应力层的材料为SiC或SiCP。

形成所述第二周边源漏区124和第二核心源漏区123的工艺步骤包括：刻蚀第三栅极结构113两侧的NMOS周边区140部分厚度的基底，刻蚀第四栅极结构114两侧的NMOS核心区130部分厚度的基底，在所述第三栅极结构113两侧的基底内、以及第四栅极结构114两侧的基底内形成开口，本实施例中，所述开口位于第三栅极结构113两侧的鳍部102内、以及第四栅极结构114两侧的鳍部102内；形成填充满所述第三栅极结构113两侧的开口的第二周边应力层，同时形成填充满第四栅极结构114两侧的开口的第二核心应力层。

采用选择性外延工艺形成所述第二周边应力层和第二核心应力层。本实施例中，在形成第二周边应力层的过程中进行原位自掺杂形成第二周边源漏区124，在形成所述第二核心应力层的过程中进行原位自掺杂形成第二核心源漏区123。在其他实施例中，还能够在形成所述第二周边应力层和第二核心应力层之后，对所述第二周边应力层和第二核心应力层进行离子注入，形成所述第二周边源漏区和第二核心源漏区。

结合参考图3和图10，对所述第一栅极结构111两侧的PMOS周边区120基底进行第一离子注入工艺，在所述第一周边源漏区122下方形成第一缓变结区131。

本实施例中，对第一栅极结构111两侧的PMOS周边区120鳍部102进行第一离子注入工艺，形成所述第一缓变结区131。具体的，形成覆盖PMOS核心区110、NMOS核心区130和NMOS周边区140的第五图形层151，所述第五图形层151暴露出第一周边源漏区122表面；以所述第五图形层151为掩膜，对所述第一周边源漏区122下方的鳍部102进行第一离子注入工艺，形成所述第一缓变结区131；去除所述第五图形层151。

由于PMOS周边区120为待形成PMOS输入/输出器件的区域，PMOS核心区110为待形成PMOS核心器件的区域，PMOS输入/输出器件的工作电压大于PMOS核心器件的工作电压，且第一周边源漏区122的掺杂离子浓度与第一核心源漏区121的掺杂离子浓度相同，使得PMOS输入/输出器件的结漏电流大于PMOS核心器件的结漏电流。

为此，需要在第一周边源漏区122下方形成第一缓变结区131，所述第一缓变结区131的掺杂离子浓度小于第一周边源漏区122的掺杂离子浓度，从而在第一周边源漏区122与基底之间形成缓变结，以减小PMOS输入/输出器件的结漏电流。

而对于PMOS核心器件而言，其工作电压较低，且在形成第一核心源漏区121之后PMOS核心器件的结漏电流已经很小甚至能够忽略不计。若在第一核心源漏区121下方也形成第一缓变结区，则位于第一核心源漏区121下方的第一缓变结区会造成PMOS核心器件的短沟道效应问题严重。

为此，本实施例中，仅对所述第一栅极结构111两侧的PMOS周边区120基底进行第一离子注入工艺，形成所述第一缓变结区131。所述第一离子注入工艺的注入离子为P型离子，例如为B、Ga或In。

所述第一离子注入工艺的注入能量不宜过小，否则离子注入深度过浅；所述第一离子注入工艺的注入能量不宜过大，否则第一缓变结区131与第一周边源漏区122之间的距离过远；所述第一离子注入工艺的注入剂量也不宜过大，否则第一缓变结区131起到的形成缓变结的作用不明显。

综合上述因素考虑，本实施例中，所述第一离子注入工艺的工艺参数包括：注入离子包括B，注入能量为5KeV至15KeV，注入离子剂量为1E13atom/cm²至1E14atom/cm²，离子注入倾斜角(tilt)为0度至15度。

第一离子注入工艺中离子注入旋转角(twist)为0度。本实施例中，所述第一离子注入工艺的注入次数为2次，在其他实施例中，还能够根据第一缓变结区的掺杂离子浓度和第一离子注入工艺的工艺参数确定注入次数。

参考图11，对所述第一周边源漏区122和第一核心源漏区121进行第二离子注入工艺，在所述第一周边源漏区122表面和第一核心源漏区121表面形成第一接触电阻区141。

具体的，形成覆盖NMOS核心区130和NMOS周边区140的第六图形层152，所述第六图形层152暴露出第一周边源漏区122和第一核心源漏区121；以所述第六图形层152为掩膜进行所述第二离子注入工艺，形成所述第一接触电阻区141；去除所述第六图形层152。

位于第一周边源漏区122表面的第一掺杂电阻区141适于降低PMOS输入/输出器件的接触电阻；位于第一核心源漏区121表面的第一接触电阻区141适于降低PMOS核心器件的接触电阻。所述第二离子注入工艺的注入离子为P型离子，例如为B、Ga或In。

所述第一接触电阻区141的掺杂离子浓度大于第一周边源漏区122的掺杂离子浓度；所述第一接触电阻区141的掺杂离子浓度大于第一核心源漏区121的掺杂离子浓度。

本实施例中，所述第二离子注入工艺的工艺参数包括：注入离子包括BF2，注入能量为2KeV至5KeV，注入离子剂量为1E15atom/cm²至1E16atom/cm²，离子注入倾斜角为0度至5度。

所述第二离子注入工艺的注入旋转角为0度。本实施例中，所述第二离子注入工艺的注入次数为2次，在其他实施例中，能够根据第一接触电阻区的掺杂离子浓度需求和第二离子注入工艺参数来确定注入次数。

结合参考图3和图12，对所述第三栅极结构113两侧的NMOS周边区140基底进行第三离子注入工艺，在所述第二周边源漏区124下方形成第二缓变结区132。

本实施例中，对所述第三栅极113两侧的NMOS周边区140鳍部102进行第三离子注入工艺，形成所述第二缓变结区132。具体的，形成覆盖所述PMOS核心区110、PMOS周边区120、NMOS核心区130的第七图形层153，所述第七图形层153暴露出第二周边源漏区124；以所述第七图形层153为掩膜进行所述第三离子注入工艺，形成所述第二缓变结区132；去除所述第七图形层153。

由于NMOS周边区140为待形成NMOS输入/输出器件的区域，NMOS核心区130为待形成NMOS核心器件的区域，NMOS输入/输出器件的工作电压大于NMOS核心器件的工作电压，且第二周边源漏区124的掺杂离子浓度与第二核心源漏区123的掺杂离子浓度相同，使得NMOS输入/输入器件的结漏电流大于NMOS核心器件的结漏电流。

为此，需要在第二周边源漏区124下方形成第二缓变结区132，所述第二缓变结区132的掺杂离子浓度小于第二周边源漏区124的掺杂离子浓度，从而在第二周边源漏区124与基底之间形成缓变结，以减小NMOS输入/输出器件的结漏电流。

而对于NMOS核心器件而言，其工作电压较低，且在形成第一核心源漏区123之后NMOS核心器件的结漏电流已经很小甚至能够忽略不计。若在第二核心源漏区123下方也形成第二缓变结区，则位于第二核心源漏区123下方的第二缓变结区会造成NMOS核心器件的短沟道效应问题显著。

为此，本实施例中，仅对第三栅极结构113两侧的NMOS周边区140基底进行第三离子注入工艺，形成所述第二缓变结区132。所述第三离子注入工艺的注入离子为N型离子，例如为P、As或Sb。

所述第三离子注入工艺的注入能量不宜过小，否则离子注入深度过浅；所述第三离子注入工艺的注入能量也不宜过大，否则第二缓变结区132与第二周边源漏区124之间的距离过远；所述第三离子注入工艺的注入剂量也不宜过大，否则第二缓变结区132起到的形成缓变结的作用不明显。

综合上述因素考虑，本实施例中，所述第三离子注入工艺的工艺参数包括：注入离子包括P，注入能量为100eV至5KeV，注入离子剂量为1E15atom/cm²至5E15atom/cm²，离子注入倾斜角为0度至15度。

所述第三离子注入工艺的注入旋转角为0度。本实施例中，所述第三离子注入工艺的注入次数为2次，在其他实施例中，能够根据第二缓变结区的掺杂离子浓度需求和第三离子注入工艺参数来确定注入次数。

参考图13，对所述第二周边源漏区124和第二核心源漏区123进行第四离子注入工艺，在所述第二周边源漏区124表面和第二核心源漏区123表面形成第二接触电阻区142。

具体的，形成覆盖PMOS核心区110和PMOS周边区120的第八图形层154，暴露出第二周边源漏区124表面和第二核心源漏区123表面；以所述第八图形层154为掩膜进行所述第四离子注入工艺，形成所述第二接触电阻区142；去除所述第八图形层154。

位于第二周边源漏区124表面的第二接触电阻区142适于降低NMOS输入/输出器件的整体电阻；位于第二核心源漏区123表面的第二接触电阻区142适于降低NMOS核心器件的接触电阻。所述第四离子注入工艺的注入离子为N型离子，例如为P、As或Sb。

所述第二接触电阻区142的掺杂离子浓度大于第二周边源漏区124的掺杂离子浓度；所述第二接触电阻区142的掺杂离子浓度大于第二核心源漏区123的掺杂离子浓度。

本实施例中，所述第四离子注入工艺的工艺参数包括：注入离子包括P，注入能量为100eV至5KeV，注入离子剂量为1E15atom/cm²至5E15atom/cm²，离子注入倾斜角为0度至15度。

所述第四离子注入工艺的注入旋转角为0度。本实施例中，所述第四离子注入工艺的注入次数为2次，在其他实施例中，能够根据第二接触电阻区的掺杂离子浓度需求和第四离子注入工艺参数来确定注入次数。

参考图14，对所述第一缓变结区131、第二缓变结区132、第一接触电阻区141和第二接触电阻区142进行退火处理。

所述退火处理的作用在于：一方面，激活第一缓变结区131、第二缓变结区132、第一接触电阻区141、第二接触电阻区142内的掺杂离子，使得掺杂离子进行浓度再分布；另一方面，所述退火处理还能够修复第一离子注入工艺、第二离子注入工艺、第三离子注入工艺和第四离子注入工艺引入的注入损伤，修复鳍部102内的晶格缺陷；所述退火处理还能够激活第一周边源漏区122、第一核心源漏区121、第二周边源漏区124以及第二核心源漏区123内的掺杂离子。

采用激光退火、尖峰退火或快速热退火工艺进行所述退火处理。本实施例中，所述退火处理的工艺参数包括：采用尖峰退火工艺，退火温度为950摄氏度至1000摄氏度。在其他实施例中，所述退火处理的工艺参数包括：采用激光退火工艺，退火温度为1200摄氏度。

本实施例中，由于第一周边源漏区122下方形成有第一缓变结区131，使得PMOS输入/输出器件的结漏电流减小，同时本实施例未在第一核心源漏区121下方形成第一缓变结区，从而避免了PMOS核心器件的短沟道效应问题变严重。因此，本实施例平衡了PMOS输入/输出器件的结漏电流问题和PMOS核心器件的短沟道效应问题，使得形成的半导体器件的电学性能得到提高。同样的，本实施例也平衡了NMOS输入/输出器件的结漏电问题和NMOS核心器件的短沟道效应问题，也能够使形成的半导体器件的电学性能得到提高。

本实施例还提供一种半导体器件，结合参考图3及图14，包括：

包括核心区和周边区的基底，所述核心区包括NMOS核心区130和PMOS核心区110，所述周边区包括NMOS周边区140和PMOS周边区120，其中，所述PMOS周边区120基底表面形成有第一栅极结构111，所述PMOS核心区110基底表面形成有第二栅极结构112，所述NMOS周边区140基底表面形成有第三栅极结构113，所述NMOS核心区130基底表面形成有第四栅极结构114；

所述第一栅极结构111两侧的PMOS周边区120基底内形成有第一周边源漏区122，所述第二栅极结构112两侧的PMOS核心区110基底内形成有第一核心源漏区121，所述第三栅极结构113两侧的NMOS周边区140基底内形成有第二周边源漏区124，所述第四栅极结构114两侧的NMOS核心区130基底内形成有第二核心源漏区123；

位于所述第一周边源漏区122下方的第一缓变结区131，所述第一缓变结区131的掺杂离子为P型离子；

位于所述第一周边源漏区122表面和第一核心源漏区121表面的第一接触电阻区141，所述第一接触电阻区141的掺杂离子为P型离子；

位于所述第二周边源漏区124下方的第二缓变结区132，所述第二缓变结区132的掺杂离子为N型离子；

位于所述第二周边源漏区124表面和第二核心源漏区123表面的第二接触电阻区142，所述第二接触电阻区142的掺杂离子为P型离子。

本实施例中，所述基底包括衬底101以及位于衬底101表面的若干分立的鳍部102。所述PMOS周边区120为形成有PMOS输入/输出器件的区域，所述PMOS核心区110为形成有PMOS核心器件的区域，其中，PMOS输入/输出器件的工作电压大于PMOS核心器件的区域。所述NMOS周边区140为形成有NMOS输入/输出器件的区域，所述NMOS核心区130为形成有NMOS核心器件的区域，所述NMOS输入/输出器件的工作电压大于NMOS核心器件的工作电压。

所述第一周边源漏区122的掺杂离子浓度与第一核心源漏区121的掺杂离子浓度相同；所述第二周边源漏区124的掺杂离子浓度与第二核心源漏区123的掺杂离子浓度相同。

所述第一缓变结区131的掺杂离子浓度小于第一周边源漏区122的掺杂离子浓度，从而在第一周边源漏区122与基底之间形成缓变结，继而减小PMOS输入/输出器件的结漏电流。所述第二缓变结区132的掺杂离子浓度小于第二周边源漏区124的掺杂离子浓度，从而在第二周边源漏区124与基底之间形成缓变结，继而减小NMOS输入/输出器件的结漏电流。

所述第一接触电阻区141的掺杂离子浓度大于所述第一周边源漏区122、以及第一核心源漏区121的掺杂离子浓度，从而降低PMOS输入/输出器件的接触电阻，降低PMOS核心器件的接触电阻。所述第二接触电阻区142的掺杂离子浓度大于所述第二周边源漏区124、以及第二核心源漏区123的掺杂离子浓度，从而降低NMOS输入/输出器件的接触电阻，降低NMOS核心器件的接触电阻。

为了提高半导体器件的载流子迁移率，本实施例中，所述第一周边源漏区122内形成有第一周边应力层，所述第一周边应力层的材料为SiGe或SiGeB。所述第一核心源漏区121内形成有第一核心应力层，所述第一核心应力层的材料为SiGe或SiGeB。所述第二周边源漏区124内形成有第二周边应力层，所述第二周边应力层的材料为SiC或SiCP。所述第二核心源漏区123内形成有第二核心应力层，所述第二核心应力层的材料为SiC或SiCP。

本发明又一实施例还提供一种半导体器件的形成方法，与前一实施例不同的是，本实施例形成的半导体器件为NMOS器件或PMOS器件。具体的，形成所述半导体器件的方法包括：

提供包括核心区和周边区的基底，所述核心区基底表面形成有第一栅极结构，所述周边区基底表面形成有第二栅极结构，所述第一栅极结构两侧的核心区基底内形成有核心源漏区，所述第二栅极结构两侧的周边区基底内形成有周边源漏区，其中，所述核心源漏区和周边源漏区的掺杂离子类型相同；

对所述第二栅极结构两侧的周边区基底进行第一离子注入工艺，在所述周边源漏区下方形成缓变结区，所述第一离子注入工艺的注入离子类型与周边源漏区的掺杂离子类型相同；

对所述周边源漏区和核心源漏区进行第二离子注入工艺，在所述周边源漏区表面和核心源漏区表面形成接触电阻区，所述第二离子注入工艺的注入离子类型与核心源漏区的掺杂离子类型相同。

以下将对半导体器件进行详细说明。

所述核心源漏区和周边源漏区的掺杂离子浓度相同。所述核心区为待形成核心器件的区域，所述周边区为待形成输入/输出器件的区域，其中，输入/输出器件的工作电压大于核心器件的工作电压。

在一个实施例中，形成的半导体器件为PMOS器件时，所述缓变结区和周边源漏区的掺杂离子为P型离子。在另一实施例中，形成的半导体器件为NMOS器件时，所述缓变结区和周边源漏区的掺杂离子为N型离子。

所述缓变结区的掺杂离子浓度小于周边源漏区的掺杂离子浓度，因此能够在周边源漏区与基底之间形成缓变结，从而减小输入/输出器件的结漏电流。而核心源漏区下方未形成缓变结区，从而防止位于核心源漏区下方的缓变结区造成输入/输出器件的短沟道效应问题严重，因此本实施例能够平衡输入/输出器件和核心器件的电学性能，既使得输入/输出器件的结漏电流减小，还能够改善核心器件的短沟道效应问题。

为了提高半导体器件的载流子迁移率，所述周边源漏区内形成有周边应力层，所述核心源漏区内形成有核心应力层。在一个实施例中，形成的半导体器件为PMOS器件时，所述周边应力层的材料为SiGe或SiGeB，所述核心应力层的材料为SiGe或SiGeB。在另一实施例中，形成的半导体器件为NMOS器件时，所述周边应力层的材料为SiC或SiCP，所述核心应力层的材料为SiC或SiCP。

所述接触电阻区的掺杂离子浓度大于周边源漏区的掺杂离子浓度，从而降低输入/输出器件的接触电阻。所述接触电阻区的掺杂离子浓度大于核心源漏区的掺杂离子浓度，从而降低核心器件的接触电阻。

相应的，本实施例还提供一种半导体器件，包括：

包括核心区和周边区的基底，所述核心区基底表面形成有第一栅极结构，所述周边区基底表面形成有第二栅极结构，所述第一栅极结构两侧的核心区基底内形成有核心源漏区，所述第二栅极结构两侧的周边区基底内形成有周边源漏区，其中，所述核心源漏区和周边源漏区的掺杂离子类型相同；

位于所述周边源漏区下方的缓变结区，所述缓变结区的掺杂离子类型与周边源漏区的掺杂离子类型相同；

位于所述周边源漏区表面和核心源漏区表面的接触电阻区，所述接触电阻区的掺杂离子类型与核心源漏区的掺杂离子类型相同。

所述周边源漏区的掺杂离子浓度与核心源漏区的掺杂离子浓度相同。所述缓变结区的掺杂离子浓度小于周边源漏区的掺杂离子浓度；所述接触电阻区的掺杂离子浓度大于周边源漏区的掺杂离子浓度；所述接触电阻区的掺杂离子浓度还大于核心源漏区的掺杂离子浓度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。