半导体装置的制作方法

本发明涉及半导体装置。

背景技术：

在电子设备中，作为控制向马达等负载的电力供给的开关元件，广泛使用IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等绝缘栅极型半导体装置。作为绝缘栅极型半导体装置的一个例子，有将栅极电极埋入形成于半导体层的沟槽栅极型MOSFET。

例如，在纵型MOSFET中，一般将多个MOSFET单元(单元区域)并联地连接而作为一个半导体装置处置。即，由纵型MOSFET构成的半导体装置是通过将各个MOSFET单元配置多个而形成的。作为MOSFET的配置图案，代表性的例子有按照正方形形成源极区域并以格子状配置将其周围用栅极沟槽包围的MOSFET单元的单元型的图案、按照细长的条纹状形成源极区域并在其之间配设栅极沟槽而按照梳形排列有MOSFET单元的条纹型的图案等。

在半导体装置是截止状态时，在沟槽型MOSFET中，电场容易集中到沟槽底部的绝缘膜，所以存在该部位的绝缘膜的可靠性低这样的问题。因此，提出了如下技术：在沟槽底部设置第2导电类型的保护扩散层，该第2导电类型的保护扩散层通过在沟槽底部的第1导电类型的漂移层中使耗尽层扩大，能够降低对沟槽底部的绝缘膜施加的电场(例如参照专利文献1)。

在此，在保护扩散层的电位浮动的情况下，开关特性等电特性有时变得不稳定，所以最好保护扩散层的电位接地。因此，提出了如下方法：在单元型的图案中将MOSFET单元之一作为保护接触区域，通过该保护接触区域将保护扩散层接地(例如参照专利文献2)。

专利文献1：日本特开2005－142243号公报

专利文献2：国际公开第2012－077617号

技术实现要素：

在格子状的单元型的图案中，在针对一定间隔的每个单元区域将MOSFET单元作为保护接触区域而以格子状置换的情况下，由于保护接触区域不具有MOS沟道的功能，所以沟道密度下降而导致导通电阻增加。因此，为了降低导通电阻，最好保护接触区域少。另一方面，发明者们发现了在负载短路时等流过短路电流时以直至半导体装置损坏为止的时间为指标的短路耐受量依赖于保护接触区域的配置。在负载短路时，成为对MOSFET的漏极侧瞬时地施加高电压的状态，所以从第2导电类型的保护扩散层对第1导电类型的半导体层施加反向的电压，耗尽层延伸。在此，在配置于离保护接触区域远的部位的保护扩散层的附近，耗尽层的延伸变慢。发现了在短路时从漏极侧流出的短路电流集中到耗尽层的延伸小的区域，所以在配置于离保护接触区域远的部位的保护扩散层的周边，在耗尽层延伸完成以前，短路电流局部地集中而发生短路损坏。因此，为了提高短路耐受量，最好保护接触区域与保护扩散层的距离变小。即，导通电阻的增加抑制和短路耐受量的提高处于折衷的关系。

本发明是为了解决上述那样的问题而完成的，其目的在于提供能够在抑制导通电阻增加的同时提高短路耐受量的半导体装置。

本发明涉及的半导体装置的特征在于，具备：基板；第1导电类型的漂移层，设置在基板上；第2导电类型的基极区域，形成在漂移层上；第1导电类型的源极区域，位于基极区域内；沟槽，贯通基极区域和源极区域，在俯视时划分单元区域；第2导电类型的保护扩散层，在漂移层内配设于沟槽的底部；栅极绝缘膜，形成于沟槽的内壁；栅极电极，隔着栅极绝缘膜埋入到沟槽内；源极电极，与源极区域电连接；以及保护接触区域，配设于3个以上的单元区域的位置，连接保护扩散层和源极电极，保护接触区域被配设成使以处于最近的距离的3个保护接触区域的中心为顶点的三角形成为锐角三角形。

根据本发明的半导体装置，连接保护扩散层和源极电极的保护接触区域被配设成使以处于最近的距离的3个保护接触区域的中心为顶点的三角形成为锐角三角形，所以即使保护接触区域的数量相同，相比于按照格子状配置有保护接触区域的情况，也能够缩短直至离保护接触区域最远的点为止的距离。因此，能够在抑制导通电阻增加的同时，提高短路耐受量。

附图说明

图1是示出本发明的实施方式1的半导体装置的一个例子的平面图。

图2是示出本发明的实施方式1的半导体装置的剖面图。

图3是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成源极区域的剖面图。

图4是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成用于形成沟槽的蚀刻掩模的剖面图。

图5是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成沟槽的剖面图。

图6是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成保护扩散层的剖面图。

图7是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成栅极电极的剖面图。

图8是用于说明在本发明的实施方式1的MOSFET的制造方法中直至形成欧姆电极的剖面图。

图9是在不使用本发明的实施方式1的情况下按照格子状设置有保护接触区域的平面图的比较例。

图10是示出不使用本发明的实施方式的情况下的短路耐受量即SCSOA、与保护接触区域15相对单元区域14的比例即A的关系的实验结果。

图11是用于说明短路时的MOSFET损坏机理的MOSFET的剖面图。

图12示出本发明的实施方式1的半导体装置的俯视图。

图13是示出沟道电阻R_ch与短路耐受量SCSOA的关系的图。

图14是示出本发明的实施方式1的半导体装置的梳形的情况下的俯视图。

图15是示出本发明的实施方式1的半导体装置的交错配置的情况下的俯视图。

图16是本发明的实施方式2的半导体装置的俯视图。

图17是本发明的实施方式2的半导体装置的俯视图的另一例子。

图18是本发明的实施方式2的半导体装置的剖面图。

图19是本发明的实施方式2的半导体装置的俯视图的又一例子。

符号说明

1：SiC基板；2：外延层；2a：漂移层；3：基极区域；4：源极区域；5：沟槽；6：栅极绝缘膜；7：保护扩散层；8：栅极电极；9：层间绝缘膜；10：源极电极；11：欧姆电极；12：漏极电极；14：单元区域；15：保护接触区域；18：三角形；21：硅氧化膜掩模；22：蚀刻掩模；23：注入掩模；24：圆；25：非活性化沟道；30：槽部；31：分区。

具体实施方式

实施方式1.

首先，说明本发明的实施方式1的半导体装置。图1是用于说明本发明的实施方式1的半导体装置的平面图。在此，作为半导体装置的一个例子，示出作为使用SiC(Silicon Carbide，碳化硅)的碳化硅半导体装置的沟槽栅极型MOSFET。

此外，本实施方式不限定于以下的记述，而能够在不脱离本发明的要旨的范围中适当地变更。另外，在以下所示的附图中，为了易于理解，有时各部件的比例尺与实际不同。在各附图之间也是同样的。

在图1中，示出作为沟槽栅极型MOSFET的活性区域的一部分的MOSFET区域。MOSFET区域包括用虚线包围的单元区域14和用单点划线包围的保护接触区域15。单元区域14是单一的MOSFET单元。MOSFET区域被层间绝缘膜9和源极电极10覆盖，在单元区域14，源极区域4经由开在层间绝缘膜9的接触孔14a连接于源极电极10，但在图1中，省略层间绝缘膜9和源极电极10。

在图1中，按照格子状配置有单元型的单元区域14，该单元型的单元区域14是按照四边形形成第1导电类型的源极区域4并将其周围用埋入有栅极电极8的沟槽5包围而成的。即，在俯视时沟槽5将MOSFET区域划分成多个单元区域14。源极区域4的内部的四边形是第2导电类型的基极区域3。此外，在沟槽5的底部，沿着沟槽5形成第2导电类型的保护扩散层7(图2所示)。

如图1所示，在本实施方式中，将9个量的单元区域14即分区31的中心用保护接触区域15置换。即，保护接触区域15配置于通过沟槽5划分的多个单元区域14中的几个单元区域14的位置。在图1中，用双点划线包围分区31的例子。即，在本实施方式中，分区31包括8个单元区域14和1个保护接触区域15。通过依次排列该分区31，形成MOSFET区域、即活性区域。

在本实施方式中，在图1的纸面上，在上下方向邻接的分区31内的保护接触区域15在左右方向偏移配置。在图1中，在上下方向相邻的分区31的保护接触区域15被配置成从保护接触区域15为格子状的配置在左右方向偏移1个单元区域14的量。此外，在保护接触区域15形成槽部30，在槽部30的底部也形成保护扩散层7(图2所示)。

图2是用于说明本实施方式的半导体装置的剖面图。图2相当于图1的AA剖面图，包括MOSFET区域内的单元区域14以及保护接触区域15。

如图2所示，本实施方式的MOSFET是使用外延基板而形成的，该外延基板包括作为第1导电类型的n型的SiC基板1和在其上生长的n型SiC的外延层2(半导体层)。在外延层2的表层部，形成作为第2导电类型的p型的基极区域3，未形成基极区域3的外延层2内的n型的区域为漂移层2a。基极区域3具有与外延层2相反的传导类型，形成在漂移层2a的表面上，另外形成于外延层2的表层部。

在本实施方式中，将第1导电类型设为n型并将第2导电类型设为p型，但也可以设为相反，这是不言而喻的。

在外延层2以贯通基极区域3的方式形成埋入有栅极电极8的沟槽5。即，沟槽5的底部达至比基极区域3更下部的漂移层2a。在栅极电极8的底面以及侧面(沟槽5的内壁面)，设置有栅极绝缘膜6。在基极区域3的内部，以隔着栅极绝缘膜6而与栅极电极8邻接的方式配设n型的源极区域4。

另外，在漂移层2a内且在栅极电极8(沟槽5)的下部形成p型的保护扩散层7，该p型的保护扩散层7用于在MOSFET截止时促进漂移层2a的耗尽化，并且缓和向沟槽5的底部的电场集中而防止栅极绝缘膜6损坏。该保护扩散层7最好在遍及MOSFET区域的整个区域而设置于沟槽5底部，但也可以不这样设置。

在保护接触区域15形成有与沟槽5相同的深度的槽部30，在该槽部30的底部也形成有保护扩散层7。即，槽部30的底部的保护扩散层7与沟槽5的底部的保护扩散层7电连接。

在外延层2的表面上和槽部30的内部形成层间绝缘膜9。在层间绝缘膜9中形成贯通层间绝缘膜9的接触孔。在外延层2的表面上和槽部30的底面上，在设置有接触孔的区域形成低电阻的欧姆电极11。进而，欧姆电极11经由接触孔连接到源极电极10。即，配设在层间绝缘膜9上的源极电极10通过该欧姆电极11电连接于源极区域4以及基极区域3。

进而，源极电极10经由形成于槽部30的底面的欧姆电极11而与槽部30的底部的保护扩散层7电连接。因此，槽部30的底部的保护扩散层7和沟槽5的底部的保护扩散层7电连接于源极电极10。即，保护接触区域15是为了连接源极电极10和保护扩散层7而设置的区域。即，为了将沟槽5的底部的保护扩散层7电连接于源极电极10，在保护接触区域15内，连接源极电极10和保护扩散层7。在图2中，在保护接触区域15，源极电极10与保护扩散层7经由欧姆电极11连接，但也可以直接连接。

此外，在SiC基板1的背面形成有漏极电极12。

接下来，说明图1以及图2所示的本实施方式的MOSFET的制造方法。图3～图8是其工序图。

图3是用于说明在本实施方式的MOSFET的制造方法中直至形成源极区域4的剖面图。首先，在SiC基板1上形成外延层2(半导体层)。在此，准备具有4H的多型的、n型且低电阻的SiC基板1，在其上通过化学气相沉积(CVD：Chemical Vapor Deposition)法使n型的外延层2外延生长而形成外延基板。外延层2是例如1×10¹⁴cm^-3～1×10¹⁷cm^-3的杂质浓度、5～200μm的厚度即可。

接下来，通过将规定的掺杂剂离子注入到外延层2的表层部，从而形成基极区域3以及源极区域4。基极区域3通过离子注入作为p型杂质的铝(Al)而形成。Al的离子注入的深度在不超过外延层2的厚度的范围成为0.5～3μm左右。注入的Al的杂质浓度高于外延层2的n型杂质浓度。此时，比Al的注入深度深的外延层2的区域作为n型的漂移层2a而残留。

此外，基极区域3也可以通过在外延层2上使p型层外延生长而形成。在该情况下，基极区域3的杂质浓度以及厚度也设为与通过离子注入而形成的情况同等的范围。

源极区域4通过将作为n型杂质的氮(N)离子注入到基极区域3的表层部而形成。源极区域4按照与之后形成的栅极电极8(沟槽5)的布局对应的格子状的图案形成(参照图1)。由此，在形成沟槽5时，在栅极电极8的两侧配设源极区域4。N的离子注入深度比基极区域3的厚度浅。注入的N的杂质浓度高于基极区域3的p型杂质浓度，设为1×10¹⁸cm^-3～1×10²¹cm^-3的范围。此外，关于形成上述杂质区域的离子注入的顺序，只要最终成为图1所记载的构造，则也可以不是上述那样的顺序。

另外，也可以在基极区域3的下部设置n型的耗尽化抑制层。在图2的构造中，在基极区域3与保护扩散层7之间产生由于从基极区域3和保护扩散层7这两方延伸的耗尽层而在导通时电流路径狭窄的、所谓的JFET(Junction Field Effect Transistor，结型场效应晶体管)电阻。通过耗尽化抑制层来抑制在导通时耗尽层从基极区域3延伸这一情况，所以能够降低JFET电阻。通过离子注入作为n型杂质的氮(N)或者磷(P)而形成耗尽化抑制层。

关于耗尽化抑制层的深度，在比基极区域3深且不超过外延层2的厚度的范围，厚度最好设为0.05～3μm左右。注入的N的杂质浓度最好高于外延层2的n型杂质浓度、并且为1×10¹⁷cm^-3以上且1×10¹⁹cm^-3以下。此外，耗尽化抑制层也可以通过n型的外延生长而形成。该情况下的耗尽化抑制层的杂质浓度以及厚度设为与通过离子注入形成的情况同等的范围。

图4示出用于说明在本实施方式的半导体装置的制造方法中直至形成用于形成沟槽5的蚀刻掩模22的剖面图。在图3所示的外延层2的表面上，将硅氧化膜掩模21沉积1～2μm左右，进而在其上形成包含抗蚀剂材料的蚀刻掩模22。蚀刻掩模22通过光刻技术而被形成为使沟槽5的形成区域开口的图案。在此，沟槽5为格子状，所以蚀刻掩模22为将其反转的矩阵状的图案。

接下来，通过将蚀刻掩模22作为掩模的反应性离子蚀刻(RIE：Reactive Ion Etching)处理，对硅氧化膜掩模21进行构图。即，蚀刻掩模22的图案被转印到硅氧化膜掩模21。进行构图的硅氧化膜掩模21成为在图5中说明的工序的蚀刻用的掩模。

图5示出用于说明在本实施方式的半导体装置的制造方法中直至形成沟槽5的剖面图。通过将在图4中进行构图的硅氧化膜掩模21作为掩模的RIE而在外延层2形成贯通源极区域4以及基极区域3的沟槽5。沟槽5的深度为基极区域3的深度以上，设为0.6～6.0μm左右。此时，保护接触区域15也同样地通过进行蚀刻处理而形成槽部30。

图6示出用于说明在本实施方式的半导体装置的制造方法中直至形成保护扩散层7的剖面图。在硅氧化膜掩模21上，形成具有与作为使沟槽5的部分开口的图案的蚀刻掩模22同样的图案的注入掩模23，实施将其作为掩模的离子注入，在沟槽5的底部形成p型的保护扩散层7。此时，通过同时在保护接触区域15的槽部30的底部也进行离子注入，从而形成保护扩散层7。

为了形成保护扩散层7，使用Al作为p型杂质。注入的Al的杂质浓度最好是1×10¹⁷cm^-3～1×10¹⁹cm^-3的范围。进而，更优选的是3×10¹⁷cm^-3～1×10¹⁸cm^-3的范围。如果保护扩散层7的杂质浓度低，则无法充分得到缓和沟槽5内部的栅极绝缘膜6的电场的效果。另外，因为如果保护扩散层7的杂质浓度高，则在导通时从保护扩散层7延伸的耗尽层变大，导通电流的路径变窄而导通电阻增大。

另外，也可以在保护接触区域15内的保护扩散层7设置浓度分布。如果在保护接触区域15内在与欧姆电极11接触的区域设置例如5×10¹⁸cm^-3～1×10²¹cm^-3的高浓度区域，则能够减小欧姆电阻，所以提高开关特性。

此外，也可以代替注入掩模23，而使用作为形成沟槽5时的蚀刻掩模而进行构图的硅氧化膜掩模21。由此，能够实现制造工序的简化以及制造成本削减。在代替注入掩模23而使用硅氧化膜掩模21的情况下，需要在形成沟槽5之后，以使某种程度的厚度的硅氧化膜掩模21残存的方式，调整硅氧化膜掩模21的厚度及蚀刻条件。

在进行用于形成保护扩散层7的离子注入之后，去除注入掩模23，使用热处理装置，进行使离子注入的杂质活化的退火。该退火是在氩(Ar)气等惰性气体环境中或真空中，在1300～1900℃、30秒～1小时的条件下进行的。

图7示出用于说明在本实施方式的半导体装置的制造方法中直至形成栅极电极8的剖面图。在包括沟槽5的内壁的外延层2的整个面形成成为栅极绝缘膜6的硅氧化膜。成为栅极绝缘膜6的硅氧化膜既可以对外延层2的表面进行热氧化而形成，也可以在外延层2上沉积而形成。作为栅极绝缘膜6的材料，除了可以使用硅氧化膜以外，还可以使用Al₂O₃(Aluminum Oxide，氧化铝)或SiN(Silicon Nitride，氮化硅)等。

之后，通过减压CVD法将成为栅极电极8的多晶硅沉积。进而，通过对硅氧化膜和多晶硅进行构图或者回蚀刻，在沟槽5内形成栅极绝缘膜6以及栅极电极8。此时，在槽部30的侧面也形成栅极电极8。但是，在保护接触区域15对槽部30的内部的多晶硅进行回蚀刻。

图8示出用于说明在本实施方式的半导体装置的制造方法中直至形成欧姆电极11的剖面图。通过减压CVD法而在外延层2的整个面形成成为层间绝缘膜9的绝缘膜，覆盖栅极电极8。作为层间绝缘膜9的材料，也可以使用SiO₂(Silicon dioxide，氧化硅)、SiN(Silicon Nitride)、PSG(Phospho Silicate Glass，磷硅酸盐玻璃)等。

接下来，也可以通过对层间绝缘膜9进行构图，以在单元区域14达至源极区域4以及基极区域3的表面上、在保护接触区域15达至保护扩散层7的表面上的方式，分别形成接触孔。

接下来，在接触孔的底端露出的区域形成欧姆电极11。作为欧姆电极11的形成方法，例如在将接触孔内包括在内的外延层2的整个面，形成以Ni为主要成分的金属膜，通过600～1100℃的热处理而与作为外延层2的碳化硅反应，形成成为欧姆电极11的硅化物膜。之后，通过使用硝酸、硫酸或盐酸或者它们与过氧化氢溶液的混合液等的湿蚀刻，去除残留在层间绝缘膜9上的未反应的金属膜。也可以在去除残留在层间绝缘膜9上的金属膜之后，再次进行热处理。在该情况下，通过在比先前的热处理高的温度下进行，形成具有更低的接触电阻值的欧姆接触。

然后，通过在外延层2上沉积Al合金等电极材料，在层间绝缘膜9上和接触孔内形成源极电极10。最后，通过在SiC基板1的背面沉积Al合金等电极材料来形成漏极电极12，能够得到具有图1以及图2所示的结构的、本实施方式的MOSFET。

在本实施方式的MOSFET中，单元区域14、即由栅极电极8划分的单元各自具有MOS沟道的功能，作为MOSFET发挥功能。更具体而言，单元区域14的基极区域3中的、与栅极绝缘膜6相接的区域形成MOS沟道，所以作为MOSFET单元发挥功能。

相对于此，形成有槽部30的保护接触区域15不具有MOS界面，所以不形成MOS沟道，所以丧失作为MOSFET单元的功能。然而，在保护接触区域15，将保护扩散层7进行源极接地，防止由于保护扩散层7的电位浮动而开关速度变慢、开关动作变得不稳定等电特性下降。在之后详述，保护扩散层7越接近保护接触区域15，在发生短路时，耗尽层越容易从保护扩散层7向漂移层2a延伸。

为了说明本实施方式的半导体装置的效果，图9示出不使用本实施方式的情况下的按照格子状设置有保护接触区域15的平面图的比较例。在图9中，也与图1同样地，按照格子状配置的单元区域14中的、用双点划线包围的9个量的单元区域14的分区31的中心被置换为保护接触区域15。然而，在图9中，通过按照格子状配置这9个分区31，从而在MOSFET区域整体，按照格子状配设保护接触区域15。即，在上下方向邻接的分区31的保护接触区域15在左右方向不偏移地按照格子状配置。即，上下邻接的分区31的保护接触区域15形成于同列内的单元区域14的位置。

另外，在图9中，设为沿着沟槽5的图案，在沟槽5的底部配设有保护扩散层7。

在此，在图9中，以存在于最近的距离内的3个保护接触区域15的中心为顶点的三角形18如虚线所示那样成为直角三角形。此外，三角形18是以保护接触区域15的中心为顶点、面积最小的三角形。

该三角形18的外心相当于点X。即，处于离保护接触区域15最远的距离的点X与三角形18的外心的位置一致。在图9中，以点X为外心的圆的半径是距离d。如果将单元区域14的宽度设为W_ch，将保护接触区域15相对单元区域14的比例设为A，将如图9那样三角形18的外接圆的半径与三角形18的一边所成的角度设为θ，则用(式1)表示距离d。

[数1]

d＝W_ch*(1/A)^1/2/(2coSθ)

在图9中，三角形18是直角等边三角形，所以θ是π/4，(式1)成为如(式2)那样。

[数2]

d＝W_ch*(1/2A)^1/2

另外，在图9中，A是1/9，所以距离d被求出为约2.12*W_ch。

图10示出通过实验得到的不使用本实施方式的情况下的短路耐受量(SCSOA)与保护接触区域15相对单元区域14的比例即A的关系。半导体装置的剖面是如图2所示那样，但保护接触区域15的配置设为不使用本实施方式的图9的配置。

根据图10可知，作为短路耐受量的SCSOA与保护接触区域15相对单元区域14的比例A成比例。这样，发明者们发现了SCSOA依赖于保护接触区域15相对单元区域14的比例A。

进而，作为观察了由于短路电流而损坏的部位的结果，发现了在与图9的点X相当的位置处损坏。即，可知当在负载短路等时流过短路电流那样的大电流时，在图9中，在处于离保护接触区域15最远的距离的点X，MOSFET损坏。

图11示出用于说明短路时的MOSFET损坏机理的图。在从漏极电极12向源极电极10流过大电流时，耗尽层从与源极电极10电连接的p型的基极区域3和保护扩散层7向n型的漂移层2a延伸。在耗尽层延伸完成的状态下，漂移层2a整体被耗尽层占据，短路电流从漏极电极12向源极电极10通过耗尽层内而流过。漂移层2a整体被耗尽层占据，所以短路电流整体上较为分散地流过。

在此，在图11中，用单点划线表示从发生短路时起耗尽层延伸完成的途中即过渡性的状态下的耗尽层。在发生短路时、即从对漏极电极施加高电压的瞬间起，耗尽层开始从p型的基极区域3和保护扩散层7向漂移层2a延伸。在此，在漂移层2a中，越接近基极区域3或者保护扩散层7与源极电极10连接的区域，耗尽层越快速地延伸。其原因为，伴随耗尽层的延伸，经由pn界面的耗尽电容，位移电流从基极区域3以及保护扩散层7流向源极电极10，但基极区域3或者保护扩散层7内的位移电流流过的路径越接近与源极电极10的连接部位则越短。

p型的基极区域3在各单元区域14经由欧姆电极11而与源极电极10连接，所以耗尽层从基极区域3的延伸在整体中大致均匀。另一方面，保护扩散层7在单元区域14内未与源极电极10连接，在保护接触区域15经由欧姆电极11而与源极电极10连接。

因此，关于耗尽层从保护扩散层7延伸的速度，根据从保护接触区域15起的距离而产生分布。即，在接近保护接触区域15的单元区域14，耗尽层从保护扩散层7比较快速地延伸，但在离保护接触区域15远的单元区域14，耗尽层从保护扩散层5的延伸慢。此外，在与保护接触区域15邻接的单元区域14，耗尽层的延伸最快，离保护接触区域15越远，耗尽层的延伸越慢。

因此，如图11那样，产生保护接触区域15附近的耗尽层的延伸大，且离保护接触区域15远的耗尽层的延伸小的状态。此外，耗尽层的延伸最小的区域成为离保护接触区域15最远的单元区域14。

在耗尽层延伸到漂移层2a时，耗尽层内成为高电阻，所以在耗尽层延伸的区域，电阻变高。即，在耗尽层大幅延伸的区域不易流过电流。

在图11中，用箭头表示短路电流。如图11那样在耗尽层的延伸中产生分布的情况下，短路电流集中到耗尽层的延伸小的区域。即，短路电流局部地集中到离保护接触区域15最远的区域，由于大电流而该部位的温度局部地上升，绝缘膜及半导体受到热损伤而导致损坏。局部地集中的大电流所致的电损伤也被列举为损坏的主要原因。

这样，在流过短路电流时，在处于离保护接触区域15最远的距离的点X，MOSFET容易损坏。因此，用(式1)表示的距离d越小，MOSFET越不易损坏，能够提高半导体装置的可靠性。即，距离d越小，越能够降低活性区域内的耗尽层延伸的速度的分布，所以能够缓和短路电流的局部性的集中，提高短路耐受量。

在图9中，将单元区域14为9个量的分区的1个置换为保护接触区域15，但从图10可知，相比于将单元区域14为25个量的分区的1个置换为保护接触区域15的情况，在将9个量的分区的1个置换为保护接触区域15的情况下，能够减小距离d，进而在将4个量的分区的1个置换为保护接触区域14的情况下，能够减小距离d。其原因为增大了(式1)中的A、即保护接触区域15相对单元区域14的比例。

这样，越增大保护接触区域15的个数相对单元区域14的个数的比例，越能够减小距离d，所以能够抑制点X处的损坏，提高短路耐受量，所以能够提高半导体装置的可靠性。

然而，保护接触区域15不具有MOS沟道的功能，所以如果增加保护接触区域15相对单元区域14的比例，则MOSFET单元减少、即沟道密度减少，沟道电阻增加，所以导通电阻增大。即，导通电阻的增大和短路耐受量的提高处于折衷的关系。

图12示出用于说明本实施方式的半导体装置的效果的平面图。图12是用于在示出本实施方式的半导体装置的图1的配置中求出距离d的平面图。

如图12所示，在本实施方式中依次配设有将9个量的单元区域14的中心位置置换为保护接触区域15而成的分区31，但上下邻接的分区31内的保护接触区域15在左右方向偏移，所以将以最近的距离配设的3个保护接触区域18的中心设为顶点的三角形18成为锐角三角形。因此，将点X和保护接触区域15的中心连结的三角形18的外接圆的半径、与从该保护接触区域15的中心延伸的三角形18的一边所成的角度θ小于π/4。

因此，在本实施方式中，(式1)中的cosθ比图9的情况更大，所以距离d比图9的情况小。根据(式1)求出图11的情况下的距离d时，是约1.90*W_ch，与图9相比能够缩小11％。

因此，即使在分区31包括相同的8个单元区域14和1个保护接触区域15的情况下，相比于比较例的图9，在使用了本实施方式的图11中，也能够减小从处于离保护接触区域15最远的距离的点X至保护接触区域15的距离。因此，能够不增加保护接触区域15的个数地缓和短路电流的局部性的集中。

图13示出沟道电阻(R_ch)与短路耐受量(SCSOA)的关系。在图13中，用黑三角表示图9所示的不使用本实施方式的情况下的短路耐受量与R_ch的关系。此外，R_ch是通过将不形成保护接触区域15的情况下的R_ch设为1.0并根据设置有保护接触区域15的情况下的沟道密度的减少量来计算R_ch的增加量而计算出的。短路耐受量(SCSOA)是通过实验得到的值。

如图13所示，可知当使R_ch增加时，SCSOA增加。R_ch和SCSOA用图13的虚线的关系来表示，处于折衷的关系。因此，在得到比图13的虚线靠上的区域的特性的情况下，表示在抑制了R_ch的增加的同时提高了SCSOA，所以表示改善了折衷关系。

在图13中，用白圈的特性表示使用了本实施方式的情况。可知在使用了本实施方式的情况下，相比于图13的虚线，在抑制R_ch的增加的同时得到高的SCSOA。即，根据本实施方式，能够在抑制导通电阻的增大的同时，提高短路耐受量。

这样，根据本实施方式的半导体装置，以配设在最近的距离内的3个保护接触区域18的中心为顶点的三角形18为锐角三角形，所以无需增加沟道密度，而能够缩短离得最远的保护扩散层7与保护接触区域15的距离，所以能够得到同时抑制导通电阻增加和短路电流所致的损坏的效果。即，如果使用本实施方式，则无需复杂的制造工序，而能够改善导通电阻与短路耐受量的折衷关系。

在本实施方式中，保护接触区域15的槽部30设为与沟槽5相同的深度，但也可以不是相同的深度。另外，也可以不设置槽部30。保护接触区域15内的欧姆电极与单元区域14同样地形成于外延层的表面，以在保护接触区域内连接基极区域3和保护扩散层7的方式，仅在保护接触区域15内使保护扩散层7的深度方向的厚度变厚即可。

在本实施方式中，使用SiC基板1作为半导体基板，但也可以使用Si、宽带隙半导体等其它半导体材料。

宽带隙半导体除了SiC以外还有氮化镓系材料、金刚石等，是被视为有望向处置1kV左右或者其以上的高电压的技术领域进行应用的下一代的半导体材料。

在使用SiC的MOSFET中，已知MOS界面的电子陷阱比Si多1个数量级以上。因此，导通电阻中的沟道电阻的比例大。由于沟道密度下降而沟道电阻增加，所以在增加保护接触区域15的个数的情况下，在SiC中导通电阻的增加率大。

另外，已知使用SiC的MOSFET与具有相同程度的耐压的Si器件相比，导通电阻低，产生的短路电流也大，所以产生的热变大，容易导致栅极氧化膜损坏。即，已知SiC的短路耐受量比Si小这样的问题。

因此，SiC的导通电阻与短路耐受量的折衷关系显著。因此，在将本实施方式应用于使用SiC的半导体装置的情况下，能够特别显著地得到改善导通电阻与短路耐受量的折衷的效果。

在本实施方式中，将分区31设为8个单元区域14和1个保护接触区域15，但单元区域14的数量也可以是任意的，这是不言而喻的。即，也可以将分区31设为48个单元区域14和1个保护接触区域15，也可以设为24个单元区域14和1个保护接触区域15，也可以设为3个单元区域和1个保护接触区域15，可以是任意的。

在本实施方式中，单元区域14是四边形，但也可以是六边形等其它多边形。另外，即使是圆形等其它形状，也能够得到本实施方式的效果。

另外，也可以不是单元型而是梳形。图14示出在梳形的MOSFET区域使用本实施方式而形成保护接触区域15的情况下的俯视图。以分割梳形的MOSFET单元的方式形成保护接触区域15即可。即，将单元区域14的一部分设为保护接触区域15即可。在梳形的情况下，也以使连结处于最近的距离的3个保护接触区域的中心的三角形18成为锐角三角形的方式配置保护接触区域15。

在图14的配置的情况下，在将梳形的条纹的宽度设为W_ch的情况下，距离d为1.93*W_ch。

如图14那样，在梳形的情况下，最好对各条纹设置至少一个保护接触区域15。这是为了防止出现成为浮动电位的保护扩散层7而开关动作变得不稳定。

另外，也可以将单元区域14的配置设为交错配置。图15示出在交错配置的MOSFET区域使用本实施方式而形成保护接触区域15的情况下的俯视图。在该情况下，连结处于最近的距离的3个保护接触区域的中心的三角形18成为正三角形，能够使距离d成为1.88*W_ch而最小。

这样，即使设为在本实施方式中没有记载的配置，只要连结处于最近的距离的3个保护接触区域的中心的三角形18为锐角三角形，就仍能够得到本实施方式的效果。

另外，本实施方式还能够应用于IGBT。在图2所示的构造中，如果将SiC基板1设为p型，则成为IGBT。在该情况下，MOSFET的源极区域4以及源极电极10分别对应于IGBT的发射极区域以及发射极电极，MOSFET的漏极电极12对应于集电极电极。

实施方式2.

图16以及17是示出本实施方式2的半导体装置的俯视图。在本实施方式中的半导体装置中，特征在于使处于远离保护接触区域15的区域的沟道区域非活性化。关于其以外，与实施方式1相同。根据本实施方式，能够得到提高短路耐受量的效果。

在图16以及17中，关于无法作为MOS沟道发挥功能的非活性沟道25，在描绘了以保护扩散层接地区域15为中心的圆24的情况下，设为处于圆24的外侧的沟道即可。

此时，圆24的半径设为单元区域14的宽度W_ch的1倍以上且3倍以下，最好为2倍以下。其原因为，在小于W_ch的1倍的情况下，被非活性化的沟道的比例增加，所以导通电阻增大，在大于3倍的情况下，无法得到充分的短路耐受量提高效果。

例如，图16所示的圆24的半径是W_ch的2倍，图17的圆26的半径是W_ch的2.5倍。另外，在减小圆24的半径的情况下，为了减少被非活性化的沟道的比例，最好增大保护接触区域25的设置比例1/A。

此外，在按照条纹型配置MOSFET区域的情况下，以作为条纹的宽度W_ch的短边间距离为基准而决定圆24的半径即可。

图18示出本实施方式的半导体装置的剖面图。此外，图18是图17中的BB剖面图。

在图18中，在非活性化沟道25的区域未形成源极区域4。即，在非活性化沟道25，沟槽5的侧面隔着栅极绝缘膜6而整个面与阱区域3对置。通过在非活性化沟道25不形成源极区域4，从而在导通时在非活性化沟道25不形成MOS沟道，不作为MOS沟道发挥功能。

在短路时，短路电流集中到远离保护接触区域15的区域。这如在实施方式1的图11中说明那样。所集中的短路电流通过该区域的单元区域14内而流入到源极电极10。

在短路时如果形成有MOS沟道，则由于沟道区域的电阻小而流过大电流，导致栅极绝缘膜6损坏。在此，如果在沟道区域未形成MOS沟道，则由于沟道区域的电阻高而能够得到缓和电流集中的效果。即，在非活性化沟道25的区域，漏极和源极之间的沟道电阻高于其它区域，所以不易流过电流。

即，如果使用本实施方式，则离保护接触区域15远且耗尽层的延伸小，所以电阻低，相应地能够提高沟道的电阻，所以能够得到缓和短路电流的集中的效果。

这样，如果使用本实施方式，则能够得到如下效果：由于耗尽层的延伸慢而使短路电流容易集中的区域的沟道电阻增加，使短路电流的集中缓和，能够提高短路耐受量。非活性化沟道25不作为MOS沟道发挥功能，所以导致沟道电阻增加，但由于仅使短路电流集中的区域的沟道非活性化，所以不会使无用的区域的沟道非活性化。因此，能够在极力抑制沟道电阻增加的同时，提高短路耐受量。

如图16所示，在针对15个单元区域14设置1个保护接触区域的配置的情况下，如果使不包含于从保护接触区域15起单元间距离W_ch的2倍的区域的沟道非活性化，则在图16的情况下，非活性化沟道25的比例成为约21％，在图17的情况下，成为约3％。这样，能够在抑制导通电阻增加的同时，大幅提高短路耐受量。

如图16那样，在将本实施方式与实施方式1组合的情况下，能够得到短路耐受量更大幅提高的效果，但即使是图17那样的配置，也能够得到本实施方式的效果。

图19是示出本实施方式的半导体装置的其它配置例的俯视图。图19所示的圆24的半径是W_ch的2倍。在图16中，单元配置是交错配置，相对于此，在图19中，单元配置是格子状。另外，在图19中，保护接触区域15的配置也为格子状。在图19中，非活性化沟道25的比例是23％。

为了形成非活性化沟道25，也可以使用不形成源极区域4的方法以外的方法，这是不言而喻的。例如，向非活性化沟道25的区域导入高浓度的p型杂质。即，非活性化沟道25处的基极区域3的杂质浓度高于未被非活性化的单元区域14处的基极区域3的杂质浓度。在该情况下，非活性化沟道25在导通时不易反转为n型，不易作为MOS沟道发挥功能。即，该部位的沟道电阻被高电阻化。

这样，关于非活性化沟道25，即使并非是完全地不作为MOS沟道发挥功能的情况，只要非活性化沟道25的沟道电阻是比其它沟道区域高的电阻，就能够得到本实施方式的效果。

作为其它方式，例如，也可以是非活性化沟道25的沟道长度比其它区域大。与沟道长度的长的量对应地，非活性化沟道25中的沟道电阻增加，所以能够得到本实施方式的效果。

在本实施方式中，将单元区域14中的、短路电流集中的区域设为非活性化沟道25。在实施方式1中，在与保护接触区域15邻接的单元区域14，在与保护接触区域15的连接面，栅极电极8变狭窄。因此，有可能由于随着保护接触区域15的设置比例增加而栅极断线或栅极电阻增加而产生延迟。

根据本实施方式，不使栅极电极8变狭窄，所以能够保持因栅极问题引起的制造成品率，并提高短路耐受量。

此外，在本发明的实施方式2中，说明与本发明的实施方式1相异的部分，省略相同或者对应的部分的说明。