半导体装置、检查图案配置方法以及半导体装置的制造方法与流程

本申请享受2015年9月9日提出的在先日本专利申请号2015－177671的优先权的权益，该日本专利申请的全部内容被援用到本申请中。

技术领域

本实施方式一般来说涉及半导体装置、检查图案(pattern)配置方法以及半导体装置的制造方法。

背景技术：

制造半导体装置时，在上层侧的图案与下层侧的图案之间进行对位。此时，上层侧的掩模对准(日语：掩模合わせ)标记被对位到下层侧的掩模对准标记。以往，这种掩模对准标记被配置在基板的切割线路上。

但是，若在切割线路上形成了掩模对准标记，则切割基板时有产生粉末或碎屑的情况。并且，若在芯片内配置掩模对准标记，则有芯片面积变大的情况。因此，期望能够抑制芯片面积的增大的半导体装置。

技术实现要素：

本发明想要解决的课题在于，提供能够抑制芯片面积的增大的半导体装置、检查图案配置方法以及半导体装置的制造方法。

一实施方式的半导体装置的特征在于，具有：配置在半导体芯片的芯片区域中的第一检查图案、以及配置在比上述第一检查图案靠上层侧且与上述第一检查图案的至少一部分重叠的上层侧图案。

另一实施方式的检查图案配置方法的特征在于，制作配置在半导体芯片的芯片区域中的第一检查图案的图案数据，制作配置在比上述第一检查图案靠上层侧且与上述第一检查图案的至少一部分重叠的上层侧图案的图案数据。

进而，另一实施方式的半导体装置的制造方法的特征在于，制作配置在半导体芯片的芯片区域中的第一检查图案的第一图案数据，制作配置在比上述第一检查图案靠上层侧且与上述第一检查图案的至少一部分重叠的上层侧图案的第二图案数据，使用上述第一图案数据来形成上述第一检查图案，使用上述第二图案数据来形成上述上层侧图案。

根据上述构成的半导体装置、检查图案配置方法以及半导体装置的制造方法，能够抑制芯片面积的增大。

附图说明

图1是示意地表示涉及实施方式的半导体芯片的构成的俯视图。

图2是示意地表示基本单元(primitive cell)区域的构成的俯视图。

图3(a)以及图3(b)是表示曝光区块(shot)内的标记的配置例的图。

图4是表示基底(underlying)类的标记和布线的配置例的图。

图5表示上覆(overlying)类的标记和布线的配置例的图。

图6(a)以及图6(b)是用于说明在配置了基本单元后配置标记的处理的图。

图7是示意地表示基本单元区域的纵横比大的情况下的半导体芯片的构成的俯视图。

图8(a)以及图8(b)是用于说明基本单元区域的纵横比大的情况下的标记配置处理的图。

图9是用于说明标记的配置处理顺序的第1例的图。

图10是用于说明标记的配置处理顺序的第2例的图(1)。

图11是用于说明标记的配置处理顺序的第2例的图(2)。

具体实施方式

根据本实施方式，提供半导体装置。上述半导体装置具有：第一检查图案和上层侧图案。上述第一检查图案是配置在半导体芯片的芯片区域的图案。并且，上述上层侧图案是配置在比上述第一检查图案靠上层侧的图案。上述上层侧图案与上述第一检查图案的至少一部分重叠。

以下参照附图，详细地说明涉及实施方式的半导体装置、检查图案配置方法以及半导体装置的制造方法。另外，不通过这些实施方式来限定本发明。

(实施方式)

图1是示意地表示涉及实施方式的半导体芯片的构成的俯视图。半导体芯片(半导体装置)1X通过在晶片等基板上形成各种图案而形成。半导体芯片1X通过在晶片上形成图案、切割形成了图案的晶片而被制作。在本实施方式中，将制作途中的半导体装置以及制作结束后的半导体装置一同称为半导体芯片1X。并且，在本实施方式中，将切割前的半导体装置以及切割后的半导体装置一同称为半导体芯片1X。

半导体芯片1X具有基本单元区域2、宏单元(macro cell)3、I/O(Input/Output)区域4。基本单元区域2是配置有逻辑电路的区域。基本单元区域2中配置了多个基本单元(标准单元，standard cell)。基本单元是2输入NAND电路或触发器等的功能模块。基本单元区域2是后述的基本单元区域2A、2B的某一种。

宏单元3是配置了ROM(Read Only Memory)、RAM(Random Access Memory)、模拟电路等的区域。I/O区域4是配置有接合用的焊盘(PAD)等的区域。

在本实施方式的半导体芯片1X内配置有作为检查图案的一例的标记10。标记(掩模对准标记)10是用于上层侧的图案与下层侧的图案之间的对位的标记图案。上层侧的图案是进行对位的掩模侧的层中形成的图案。并且，下层侧的图案是已经形成在半导体芯片1X上的图案(形成在晶片侧的层中的图案)。下层侧的图案不限于形成有上层侧图案的层的下1层，也有与形成有上层侧图案的层相比下几层的情况。

形成半导体芯片1X时，在晶片上层叠了多个层。各层是在对晶片进行曝光工序中形成的层。当第N(N是自然数)层的图案被形成到晶片上时，使用形成在比第N层(第N层)靠下层侧的晶片上的标记10和第N层中使用的掩模的标记10来进行对位。并且，形成第N层的图案时，和第N层的电路图案等同时地在晶片上形成第N层的标记10。换言之，第N层的电路图案和第N层的标记10被形成在晶片上的第N层。另外，标记10以 外的检查图案也可以配置在半导体芯片1X内。标记10以外的检查图案例如是TEG(Test Element Group，测试单元组)等。

标记10可以配置在基本单元区域2、I/O区域4、半导体芯片1X的角部区域、布线区域、宏单元3等半导体芯片1X内的某些区域中。标记10在与标记10相同的层中被配置在没有配置电路图案等的位置或者在下层侧配置在没有配置其他的图案的位置。换言之，标记10配置成，在从上侧观察标记10的情况下，不重叠于和标记10相同或靠下侧的层中形成的图案。

基本单元区域2具有配置有基本单元的区域和没有配置基本单元的区域。此外，标记10在基本单元区域2内不与基本单元重叠地配置。换言之，标记10例如在基本单元区域2内配置在没有配置基本单元的区域(空隙)。并且，标记10配置在I/O区域4内的焊盘与焊盘之间的区域等。另外，在标记10的上层侧可以配置某些图案。并且，标记10的下层侧若是没有残留形状的层(通过离子注入(implantation)形成的层等)，则标记10可以与不残留形状的层重叠。标记10是后述的标记11A～11D、12A～12D等的某种。

图2是示意地表示基本单元区域的构成的俯视图。基本单元区域2中配置有多个基本单元行(row)21。这里，作为基本单元行21，图示出将基本单元在横方向上进行了排列的区域。

基本单元区域2中包括没有配置基本单元行21的区域。标记10配置在基本单元区域2中的没有配置基本单元行21的空隙区域等中。

配置标记10时，自动配置布线(P&R：Place and Route)装置事先在芯片数据内设定用于配置(自动配置布线)标记10的区域。此外，自动配置布线装置配置电路图案或虚拟图案等。之后，自动配置布线装置在用于配置标记10的区域中配置标记10。另外，用于配置标记10的区域可以通过手动作业来设定。并且，标记10也可以通过手动作业来配置。标记10可以以1个1个单体来配置，也可以以组为单位汇总多个而配置。

标记10具有例如沿第一方向延伸的多根线图案和沿第二方向延伸的多根线图案。图2中示出了标记10具有沿X方向延伸的2根线图案和沿Y方向延伸的2根线图案的情况。

图3(a)以及图3(b)是示出曝光区块(shot)内的标记的配置例的图。曝光区块是曝光晶片时的曝光1回的掩模图像(mask image)。曝光区块30A、30B中配置有多个半导体芯片。此外，在各半导体芯片之间配置有切割线路(切割区域)。

这里，示出了在曝光区块30A中配置有9个半导体芯片1A，在曝光区块30B中配置有9个半导体芯片1B的情况。曝光区块30A是在切割线路20A中配置有标记群15A的情况下的曝光区块。曝光区块30B是在切割线路20B中没有配置标记群15B的情况下的曝光区块。标记群15A、15B分别具有1个～多个标记10。

构成标记群15A的标记10是由各种层形成的。同样，构成标记群15B的标记10是由各种层形成的。例如，有标记群15B包含第1～第M(M是自然数)标记10的情况。在该情况下，第1标记10由第一层形成，第M的标记10由第M层形成。曝光区块30B中，第1～第3标记10作为1个标记群15B而被配置在半导体芯片1B内。

这样，在曝光区块30B中，标记群15B被配置在半导体芯片1B内。由此，切割线路20B中没有标记群15B。其结果，对切割线路20B进行切割时，能够抑制粉末或碎屑的发生。

图4是表示基底类的标记和布线的配置例的图。基本单元区域2A是基本单元区域2的一例。这里，说明基本单元区域2A内的图案配置设定(图案数据制作)。

基本单元区域2A中配置有与作为第一标记的标记10同样的第二标记即标记11A～11D。标记11A～11D在基本单元区域2A中配置在没有配置基本单元行21的区域中。

进而，在标记11A～11D的上层侧配置有上层侧图案。这里的标记11A～11D例如是在基底类的层中形成的标记。基底类的层是由比形成接触孔的工序靠前的工序形成的层。例如，基底类的层通过离子注入工序等形成。

上层侧图案是由比形成标记11A～11D的工序靠后的工序形成的图案。这里，说明上层侧图案是布线(布线图案)41A、42A的情况。布线41A、42A是半导体芯片1X内将规定的图案彼此连接的图案。布线41A、42A是 具有导电性的线状等的图案。另外，布线41A、42A可以是虚拟图案(虚拟布线)。

这样，对于半导体芯片1X而言，在半导体芯片1X内配置标记11A～11D，在标记11A～11D上可以形成布线41A、42A。

图5是表示上覆类的标记和布线的配置例的图。上覆类的层是由形成接触孔的工序之后的工序形成的层。基本单元区域2B是基本单元区域2的一例。这里说明基本单元区域2B内的图案配置设定(图案数据制作)。

基本单元区域2B中配置有作为与标记10同样的标记的标记12A～12D。标记12A～12D配置在基本单元区域2B中的没有配置基本单元行21的区域等中。

这里的标记12A～12C是在例如上覆类的层中形成的标记。上覆类的层是通过布线工序等形成的层。进而，在标记12C的上层侧配置有上层侧图案。上层侧图案是由比形成标记12C的工序靠后的工序形成的图案。

标记12C是由第一布线工序形成的图案，标记12A、12B是比标记12C靠上层的由第二布线工序形成的图案。并且，布线41B是由第一布线工序形成的图案，布线42B是由第二布线工序形成的图案。布线41B、42B是与布线41A、42A同样的导电性图案。从而，布线41B、42B也可以是虚拟图案(虚拟布线)。

布线41B是由第一布线工序形成的图案，因此以不与第一布线工序中形成的标记12C重叠的方式配置。换言之，标记12C以不重叠于与标记12C同一层的布线41B的方式配置。

并且，布线42B是由第二布线工序形成的图案，因此以不与第二布线工序中形成的标记12A、12B重叠的方式配置。换言之，标记12A、12B以不重叠于与标记12A、12B同一层的布线42B的方式配置。

并且，布线41B是由第一布线工序形成的图案，因此以不与第二布线工序中形成的标记12A、12B重叠的方式配置。换言之，标记12A、12B以不重叠于比标记12A、12B靠下层的布线41B的方式配置。

另一方面，布线42B是由第二布线工序形成的图案，因此可以重叠于第一布线工序中形成的标记12C而配置。换言之，标记12C可以重叠于比标记12C靠上层的布线42B而配置。图5中示出了以重叠于标记12C上的 一部分的方式形成布线42B的情况。

这里，说明标记12A～12C和布线41B、42B的配置处理顺序。在标记12A～12C被配置设定后，配置有标记12C的区域被设定为布线41B的配置禁止区域。此外，以使布线41B不接触布线41B的配置禁止区域的方式配置布线41B。由此，布线41B以迂回标记12C的方式配置。

并且，在标记12A～12C被配置设定后，配置有标记12A、12B的区域被设定为布线42B的配置禁止区域。此外，以使布线42B不接触布线42B的配置禁止区域的方式配置布线42B。由此，布线42B以迂回标记12A、12B的方式配置。

另外，标记10可以在配置基本单元行21后配置，也可以在配置基本单元行21前配置。图6是用于说明在配置了基本单元后配置标记的处理的图。图6(a)以及图6(b)中示出了基本单元区域2中的一部分的区域。这里，说明标记10的配置设定(图案数据制作)。图6所示的基本单元22是基本单元行21的一部分。

图6(a)示出配置了基本单元22后且配置标记10之前的状态(标记配置前状态25A)。图6(b)示出在配置了基本单元22后配置了标记10后的状态(标记配置后状态25B)。

如图6(a)所示，若配置基本单元22则在基本单元22之间产生空隙。例如在基本单元区域2的纵横比(aspect比)小的情况下，基本单元区域2接近于正方形。该情况下，基本单元22无论在纵方向和横方向上都能够灵活地配置，因此基本单元22的配置变得容易。其结果，能够提高单元密度。但是，若单元密度变高，则配置标记10的空隙变少。

这样空隙较少的情况下，使已配置的基本单元22移动。具体来说，通过自动配置布线装置所具有的设计违反部位修复工具等来移动基本单元22。设计违反部位修复工具是使基本单元移动以不发生设计违反的工具。在配置了标记10或标记区域后、已配置结束的基本单元22和标记10(标记区域)发生了重叠等设计违规的情况下，设计违反部位修复工具使基本单元22移动。另外，在不能消除全部的设计违反的情况下，可以变更基本单元22的配置条件(例如，配置场所)。该情况下，自动配置布线装置可以再次执行基本单元22的移动，也可以手动地使基本单元22移动。通过 基本单元22的移动，确保能够配置标记10的空隙。之后，如图6(b)所示，在基本单元22之间的空隙配置标记10。

另一方面，在基本单元区域2的纵横比大的情况下，基本单元22相对于纵方向或横方向的某一方不能灵活地配置，因此基本单元22的配置变困难。其结果，难以提高单元密度。但是，若单元密度变低，则配置标记10的空隙变多。

图7是示意地表示基本单元区域的纵横比大的情况下的半导体芯片的构成的俯视图。半导体芯片1Y是与半导体芯片1X同样的半导体芯片。半导体芯片1Y例如是图像传感器芯片。半导体芯片1Y代替基本单元区域2而具备基本单元区域5和传感器内核区域6。

基本单元区域5是纵横比大于基本单元区域2的区域。这样，在半导体芯片1Y具备传感器内核区域6等的情况下，有基本单元区域5的纵横比变大的情况。

图8(a)以及图8(b)是用于说明基本单元区域的纵横比大情况下的标记配置处理的图。图8(a)以及图8(b)中示出了基本单元区域5中的一部分的区域。这里，对标记10的配置设定(图案数据制作)进行说明。图8(a)以及图8(b)所示的基本单元22是基本单元行21的一部分。

图8(a)示出配置了基本单元22后且配置标记10之前的状态(标记配置前状态26A)。图8(b)示出在配置了基本单元22后配置了标记10后的状态(标记配置后状态26B)。

如图8(a)所示，若基本单元22配置在基本单元区域5中，则基本单元22间产生较多的空隙。在基本单元区域5内具有充足的配置标记10的空隙的情况下，如图8(b)所示，能够不移动基本单元22而配置标记10。

接着，说明标记10的配置处理顺序。图9是用于说明标记的配置处理顺序的第1例的图。这里，说明在曝光区块30C中配置设定9个半导体芯片1X的情况下的处理。

制作曝光区块30C的图案数据时，半导体芯片1X的图案数据被制作。此时，在半导体芯片1X中配置有标记群15C。换言之，在半导体芯片1X的图案数据中包含有标记群15C的图案数据。

标记群15C是与标记群15A、15B同样的标记群，具有1个～多个标 记10。这里的标记群15C具有3个标记10。例如，标记群15C包括：在第一层中形成的第一标记10(A)、在第二层中形成的第二标记10(B)、和在第三层中形成的第三标记10(C)。

在对于半导体芯片1X完成了全部的图案配置后，在曝光区块30C内的1个芯片区域中配置半导体芯片1X。芯片区域是被切割线路包围的矩形区域。曝光区块30C由多个切割线路划分，被划分的区域的1个是1个芯片区域。芯片区域中配置了半导体芯片1X后，半导体芯片1X的图案数据被复制。此外，被复制后的半导体芯片1X的图案数据被贴附(日语：貼り付け)到剩余的8处芯片区域中。

由此，具有标记群15C的半导体芯片1X被配置到曝光区块30C内。另外，曝光区块30C内，在没有配置半导体芯片1X的区域配置有切割线路。

在复制并贴附半导体芯片1X的图案数据的情况下，在曝光区块30C的全部的半导体芯片1X中，标记群15C成为相同的。具体来说，在9个全部的半导体芯片1X中，在半导体芯片1X内配置第一标记10(A)、第二标记10(B)、和第三标记10(C)。通过这种配置方法，能够容易地进行标记10向半导体芯片1X内的配置。

图10是用于说明标记的配置处理顺序的第2例的图(1)。图11是用于说明标记的配置处理顺序的第2例的图(2)。图10所示的曝光区块30D是确保了用于配置标记10的区域(标记用区域16)的状态下的曝光区块。

制作曝光区块30D的图案数据时，制作半导体芯片1C的图案数据。此时，在半导体芯片1C上配置有标记用区域16。换言之，半导体芯片1C的图案数据中包含有标记用区域16的图案数据。

标记用区域16是配置有标记10的区域，可以配置任意层的标记10。各标记用区域16中事先包含属性的信息。标记用区域16的属性是标记名、标记10的种类、与层有关的信息等在配置标记10时所使用的信息。并且，标记用区域16的属性中可以附加自动配置布线时的制约信息(布线禁止层、布线信息)等。

在制作了曝光区块30D的图案数据后，制造在曝光区块30D的各标记用区域16中配置有各种标记10的图案数据。由此，制作在曝光区块30D 中配置有各种标记10的图案数据(后述的曝光区块数据33)。曝光区块数据33是将半导体装置的各层的图案数据合成而得到的。

如图11所示，在制作曝光区块数据33时，制作作为半导体芯片1C的图案数据的芯片数据31。进而，制作曝光区块30D的框(frame)数据32。框数据32中包括：用于配置半导体芯片1C的区域(芯片配置区域40)和切割线路。

制作框数据32时，例如制作在切割线路上配置有标记群15C的框数据。该框数据32中的芯片配置区域40中设有标记用区域17。

芯片配置区域40和半导体芯片1C的芯片数据31是相同的大小且相同的形状。并且，半导体芯片1C的标记用区域16和芯片配置区域40的标记用区域17是相同的大小且相同的形状。并且，半导体芯片1C内的标记用区域16的位置和芯片配置区域40内的标记用区域17的位置是相同的。

相对于框数据32，切割线路上的标记群15C被移动到芯片配置区域40内。此时，标记群15C被移动到标记用区域17。

并且，通过复制并贴附芯片数据31，制作如图10所示那样的曝光区块30D的图案数据。此外，通过合成曝光区块30D的图案数据(芯片数据31)和框数据32，制作曝光区块数据33。由此，配置在框数据32的切割线路上的标记群15C被配置在切割线路以外的区域。

任意层的标记10可以向标记用区域16、17配置。从而，不同的标记群15C(不同的标记10)可以向各半导体芯片1C所具有的标记用区域16配置。例如，第一标记群15C(A、B、C)可以向第一半导体芯片1C所具有的第一标记用区域16配置，第二标记群15C(D、E、F)可以向第二半导体芯片1C所具有的第二标记用区域16配置。

标记10的配置例如对晶片制造过程的各层进行。例如，将第2层相对于第1层对位，将第3层相对于第2层对位的情况下，在曝光区块数据33中配置第1层～第3层的标记10。

第1层的标记10是用于与第2层对位的标记(第一标记)。并且，第2层的标记10是用于与第1层对位的标记(第二标记)且是用于与第3层对位的标记(第三标记)。并且，第3层的标记10是用于与第2层对位的标记(第四标记)。此外，制作半导体芯片1X时，第二标记被相对于第一标 记对位，第四标记被相对于第三标记对位。

制作了曝光区块数据33后，曝光区块数据33的图案数据被按照每层分割而制作各层的图案数据。制作了各层的图案数据后，按照每层制作掩模。该掩模可以是光掩模，也可以是光掩模以外的掩模(例如刻写(imprint)用的模板)。例如，制作了光掩模后，在晶片等基板上制造半导体芯片1X(半导体集成电路)。

具体来说，在晶片上形成被加工膜。此外，在被加工膜上涂敷抗蚀剂。之后，对涂敷了抗蚀剂的晶片使用光掩模进行曝光。此时，使用本实施方式中说明过的标记10来进行下层侧图案和上层侧图案的对位。该状态下抗蚀剂被曝光，之后，晶片被显影而在晶片上形成抗蚀剂图案。此外，将抗蚀剂图案作为掩模来蚀刻被加工膜。由此，与抗蚀剂图案相对应的实图案被形成在晶片上。制造半导体芯片1X时，按照每一层反复上述的被加工膜的形成处理、曝光处理、显影处理、蚀刻处理等。

形成了半导体芯片1X的晶片被沿着切割线路切割。本实施方式中，标记10被配置在半导体芯片1X内，标记10上配置有布线图案等上层侧图案，因此能够抑制曝光区块尺寸的增大。并且，能够抑制半导体芯片1X的芯片尺寸的增大。并且，能够减少配置于切割线路的标记10，因此能够减少切割时的粉末或碎屑。

并且，半导体芯片1Y是图像传感器芯片的情况下，有基本单元区域5的单元密度变低的情况，但由于能够在单元空间中配置标记10，因此能够抑制芯片尺寸的增大。

这样根据实施方式，在半导体芯片1X的芯片区域配置有作为检查图案的标记10。进而，作为上层侧图案的布线41A、42A、42B在比标记10靠上层侧与标记10重叠地配置。从而能够抑制芯片面积的增大。

说明了本发明的一些实施方式，但这些实施方式是作为例而提示的，不意图限定发明的范围。这些新的实施方式能够以其他的各种形态实施，在不脱离发明的主旨的范围内，能够进行各种的省略、置换、变更。这些实施方式和其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。