半导体器件及其制造方法与流程

本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其制造方法。

背景技术：

当前，电子设备对于我们的日常生活是不可或缺的，其涉及并包含很多的电子组件。在电子工业中，由管芯组成的电子组件被广泛地应用到多种电子装备和应用中。随着电子工业的进步，电子组件的小型化和更高功能日渐突出。对电子组件的小型化和更高功能的要求导致更复杂且更密集的配置。

电子工业的主要趋势是使得电子组件更轻、更小、更多功能、更强大、更可靠且更便宜。因此，晶圆级封装(WLP)技术已获得越来越多的人心。这种技术提供了对电子组件在晶圆级上的制造，并且被广泛的应用以便满足对电子组件的小型化和更高功能的持续要求。

随着晶圆级封装的应用和复杂性增加，对于稳定性和可靠性存在更多的挑战。由此，持续寻求着对WLP的结构和方法的改进。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：半导体管芯；介电材料，围绕所述半导体管芯以形成集成半导体封装件；接触件，耦合至所述集成半导体封装件并且配置为用于所述集成半导体封装件的接地端子；以及电磁干扰(EMI)屏蔽罩，基本封闭所述集成半导体封装件，其中，所述电磁干扰屏蔽罩通过设置在所述集成半导体封装件中的路径与所述接触件耦合。

本发明的实施例还提供了一种半导体器件，包括：半导体管芯；第一模塑，围绕所述半导体管芯的侧壁；介电层，位于所述模塑和所述半导体管芯上方；导电结构，位于所述介电层中，其中，所述导电结构包括电耦合至所述半导体管芯的导电迹线；第二模塑，位于所述介电层上方，其中，使所述第一模塑、所述介电层和所述第二模塑成型以形成集成半导体封装件；以及导电层，至少覆盖所述集成半导体封装件的外表面的一部分，其中，所述导电层电耦合至所述集成半导体封装件的接地端子。

本发明的实施例还提供了一种制造半导体器件的方法，包括：提供半导体管芯；利用介电材料围绕所述半导体管芯的侧壁；在所述半导体管芯上方形成后钝化互连件(PPI)并且将所述后钝化互连件与所述半导体管芯电耦合；将所述半导体管芯和所述后钝化互连件成型到集成半导体封装件中；利用导电层覆盖所述集成半导体封装件的外表面的至少一部分，其中，所述导电层与所述外表面的所述部分的形貌共形；以及在所述集成半导体封装件内侧形成电耦合至所述集成半导体封装件的接地端子和所述导电层的导电路径。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的抗电磁干扰(EMI)半导体器件。

图1A是根据一些实施例的沿着图1中的AA’的截面图。

图2是根据一些实施例的沿着图1A中的线BB’的半导体器件的俯视图。

图3是根据一些实施例的抗电磁干扰半导体器件的截面图。

图4是根据一些实施例的抗电磁干扰半导体器件的俯视图。

图4A是根据一些实施例的抗电磁干扰半导体器件的一部分的俯视图。

图5A是根据一些实施例的抗电磁干扰半导体器件的一部分的俯视图。

图5B是根据一些实施例的抗电磁干扰半导体器件的一部分的俯视图。

图5C是根据一些实施例的抗电磁干扰半导体器件的一部分的俯视图。

图6是根据一些实施例的抗电磁干扰半导体器件的截面图。

图6A至图6C是根据一些实施例的半导体器件的导电迹线的一部分。

图7是根据一些实施例的抗电磁干扰半导体器件的截面图。

图7A是根据一些实施例的图7中的抗电磁干扰半导体器件的俯视图。

图8A至图8E分别表示根据一些实施例的若干抗电磁干扰半导体器件的截面图。

图9A至图9G是根据一些实施例的制造抗电磁干扰半导体器件的方法的操作。

图10A至图10B是根据一些实施例的制造抗电磁干扰半导体器件的方法的操作。

图11A至图11D是根据一些实施例的制造抗电磁干扰半导体器件的方法的操作。

图12A至图12D是根据一些实施例的制造抗电磁干扰半导体器件的方法的操作。

图13A至图13C是根据一些实施例的制造抗电磁干扰半导体器件的方法的操作。

具体实施方式

为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。另外，本发明可以在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。

此外，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符作同样地解释。

在本发明中，半导体器件设置成具有用于保护半导体组件免于外部EMI(电磁干扰)扰动的屏蔽罩。该半导体组件通过利用多输入(fan-in，或称为“扇入”)或多输出(fan-out，或称为“扇出”)技术操作而在晶圆级封装件上进行制造。该屏蔽罩是半导体器件的最外部的外壳并且将半导体组件基本围在半导体器件内侧。此外，该屏蔽罩还耦合至半导体器件的接地端子。

在图1中，示出了抗EMI半导体器件100。该半导体器件100包括屏蔽罩105以覆盖居于其内侧的至少一个半导体组件。该屏蔽罩105能够防止或削弱外部EM，其可对半导体组件带来噪音。在本发明中，屏蔽罩105是不透明的，因此本文呈现沿着线AA’的截面以帮助进一步描述半导体器件100的内部。图1A是沿着AA’的截面图。在半导体器件100中，屏蔽罩105内侧的空间基本由集成半导体封装件所充满，该集成半导体封装件包括诸如填充物和半导体组件的材料。该集成半导体封装件包括定位在器件100内侧的半导体管芯101和被可选地选择以支撑半导体管芯101的衬底121。半导体管芯101的侧壁由第一层级介电层103所围绕。第一层级介电层103的顶面103a与半导体管芯101的顶面101a基本共面。第二层级104位于半导体管芯101的顶面101a上方。

中间区域110夹在第一层级介电层103和第二层级介电层104之间。中间区域110的一部分还位于半导体管芯101和第二层级之间。

电子组件102可以可选地插入到第二层级104中并且通过中间区域110中的导电结构与半导体管芯101电耦合。半导体管芯101和电子组件102集成以执行多种功能，诸如无线信号传输、数据处理、照明等。

屏蔽罩105将外部EMI过滤掉以确保半导体器件100能够恰当地运行。屏蔽罩105共形地覆盖集成半导体封装件的外表面的至少一部分而不在其间产生任何间隙。如图1A中所示，屏蔽罩105共形地封闭集成半导体封装件的侧壁和顶面，而同时保留半导体管芯101的底部不被覆盖。可拆分衬底121布置在半导体管芯101下方以密封集成半导体封装件的底部。在一些实施例中，屏蔽罩105的形状遵循集成半导体封装件的外表面的至少一部分的形貌。

中间区域110内侧的导电结构包括导电结构的至少两部分。该导电结构的第一部分107a配置为与半导体管芯101电耦合。在一些实施例中，电子组件102通过第一部分107a与半导体管芯101电耦合。第一部分107a导电迹线在半导体管芯101的有源区域和电子组件102的有源区域之间提供通路。在一些实施例中，第一部分107a导电迹线是集成半导体封装件的RDL(再分布层)或互连通孔。第一部分107a还被称作导电结构的有源部分。

导电结构的第二部分107b配置为将屏蔽罩105与地面耦合。第二部分导电迹线107b未连接至半导体管芯101或电子组件102的任意有源接触件。第二部分导电迹线107b在屏蔽罩105和地面之间提供了放电路径以便有效地降低噪音。

在一些实施例中，与第一部分107a相比较，第二部分107b围绕着靠近屏蔽罩105的区域设置，该第一部分设置在半导体管芯101或电子组件102的有源区域上方。如图1a中所示，不同于靠近集成半导体封装件的中央区域设置的第一部分，第二部分107b设置为靠近集成半导体封装件的周围区域。第二部分107b还称作导电结构的伪部。

第二部分107b的一端连接于屏蔽罩105，而同时第二部分107b的另一端连接于TIV 132(隔离件贯通孔)。该TIV 132为嵌在第一层级介电层103中的导电柱或迹线。该TIV 132沿着基本平行于半导体管芯101的厚度的方向朝上延伸。在一些实施例中，TIV 132延伸穿过第一层级介电层103的厚度。TIV 132的一端延伸到第一层级介电层103的顶面103a而TIV 132的另一端延伸至第一层级介电层103的底面103b。TIV 132在第一层级介电层103的顶面103a处连接于导电结构的第二部分107b，并且在第一层级介电层103的底面103b处连接于接触件126。接触件126设计为与地耦合。第二部分导电迹线107b和TIV 132一起形成导电路径，该导电路径配置为将屏蔽罩105与地连接。

图2是沿着线BB’的半导体器件的俯视图。外环105是覆盖集成半导体封装件的屏蔽罩。屏蔽罩105内侧的区域是集成半导体封装件。第二部分107b的两段分别定位在左侧和右侧。每个第二部分导电迹线107b都在一端连接至屏蔽罩105而在另一端连接至TIV 132。在该器件的外围中，集成半导体封装件的导电密封环128设置在屏蔽罩105内侧以保护设置在其内的电子组件(图1a中的管芯101和组件102)。在密封环128内侧，存在布置为用于设置在集成半导体封装件中的电子组件的互连的若干导电块，该导电块是第一部分导电迹线107a。密封环128通过第二部分导电迹线107b电耦合至屏蔽罩105。换句话说，密封环128是将屏蔽罩105连接至地的路径的一部分。在一些实施例中，密封环128是多层级结构并且包括超过一层级的导电部件，其具有插入在不同层级的导电部件之间的介电层。

在一些实施例中，中间区域110可以更复杂。如图3中所示，在中间区域110中存在三层级导电结构。每层级分别具有第一部分导电迹线107a和第二部分导电迹线107b，该第一部分导电迹线配置为在管芯101和组件102之间互连，该第二部分导电迹线配置为接地路径的一部分以与屏蔽罩105连接。定位在不同层级中的第二部分由至少一个互连通孔107c连接。第一层级导电迹线107b-1在一端连接至屏蔽罩105并且在另一端连接于第一TIV 132a。第一TIV 132a还延伸之底面103b并且耦合于接地接触件136。第二层级导电迹线107b-2在一端连接至屏蔽罩105并在另一端连接至互连通孔107c-1。互连通孔107c-1还延伸以连接于第一层级导电迹线107b-1的一部分，并且通过TIV 132b耦合于接地接触件136。第三层级导电迹线107b-3在一端连接至屏蔽罩105，并在另一端连接至互连通孔107c-2。互连通孔107c-2在中间区域110的介电部分中延伸，并且还连接于第二层级导电迹线107b-2。多层级导电结构107为屏蔽罩105提供了很多接触件，因此在屏蔽罩上的电荷能够通过若干不同的路径传导至接地接触件136。

导电迹线结构可以被布置成不同的图案。图4是连接于中间区域中的导电迹线结构的屏蔽罩105的俯视图。该集成半导体封装件是由屏蔽罩105封闭的区域。集成半导体封装件的密封环128通过若干导电迹线170b-c(出于简化考虑，附图中省略了部分107a)耦合于屏蔽罩105。该导电迹线具有其他部分107b-d，该其他部分还从密封环128朝向集成半导体封装件的中央区域延伸。导电迹线107b的每个延伸段107b-d可以通过TIV耦合至地。

图4A是放大部分俯视图以示出多层级导电结构，其包括配置为接地路径的一部分。附图中被省略了介于不同层级导电迹线之间的介电层。图3中的数字符号在此用于相似的部件。第一层级导电迹线107b-1和第二层级导电迹线107b-2邻近屏蔽罩105设置，其中，这两者都是伪部并且电连接至屏蔽罩105。第一层级导电迹线170b-1位于第二层级导电迹线107b-2下面，从而使得第一层级导电迹线107b-1的一部分可以隐藏在第二层级导电迹线107b-2下面。第二层级导电迹线107b-2设计成具有齿形部170b-2a和朝向集成半导体封装件的中央部分延伸的一部分107b-2b。第二层级导电迹线107b-2还具有位于密封环128内侧的伪衬垫107b-2c。在一些实施例中，位于每层级中的伪部与有源部分同时形成，其电耦合于如图1中的半导体管芯101或电子组件102。连接导电迹线的屏蔽罩的形成操作与用于形成有源部分的操作共用相同的掩模。

TIV的布置可以改变并且它们中的一些如从图5a至图5c所图示出的。在图5a中，TIV 132设置在密封环128内并且连接于导电迹线107b的延伸部分。在与该延伸部相对的另一端，导电迹线107b还连接于屏蔽罩105。在图5b中，一些TIV 132如图5a中的TIV那样设置在密封环128内，并且一些TIV 132设置在密封环128下面。TIV 132、不同的TIV可形成交错的图案，从而使得TIV 132的密度增加以便使得连接至接地接触件的路径的量增加。图5c是示出位于密封环128和导电迹线107b下面的条带状TIV 132的另一实施例。在一些实施例中，TIV可以具有至少两种不同的高度以便连接至定位在不同层级中的导电迹线107。

除了将屏蔽罩接地路径放置在中间区域中外，另一种途径是设计一种位于或邻近第一层级介电层的路径。图6是半导体器件200的截面图并且一些参考标记在以下实施例中被用于前面提到的实施例中描述的相似部件或元件。半导体器件200类似于图1中的半导体器件100，然而，半导体器件200还包括定位在第一层级介电层103中的导电迹线132a。导电迹线132a基本垂直于半导体管芯101的侧壁101d延伸。导电迹线132a在一端连接至屏蔽罩105并在另一端连接至TIV 132b。屏蔽罩105上的电荷能够通过包括导电迹线132a和TIV 132b的路径流至接地端子、接触件126。相较于图1中的半导体器件100，导电迹线132a为屏蔽罩105提供了附加的接地路径。在一些实施例中，可以去除中间区域110中的导电迹线107b，从而使得屏蔽罩接地路径仅仅设置在第一层级介电层103上。在一些实施例中，位于中间区域110中的导电迹线107b的一部分配置为密封环。图6A至图6C图示了设置在边缘处的导电迹线的一部分以作为密封环128。该密封环128配置为在一端128a处接触EMI屏蔽罩并且在另一端处连接于接地端子126。密封环128可以具有若干层并且每一层都对应于封装件中的有源RDL。粘合层129可选地设置在第一介电层103上方或接触该第一介电层。不管施加在密封环128上的任何拉力，粘合层129提供接合力以将密封环128固定在第一介电层103上方。

图7中示出了将EMI屏蔽罩接地路径插入在第一层级介电层103中的另一实施例。在图7中，保持件135设置在半导体器件300的第一层级介电层103中。保持件135基本定位在集成半导体封装件的周围区域处。保持件135是导电的并且从第一层级介电层103的底面103b延伸至顶面103a。保持件135的一端邻近顶面103a并且还通过直接接触(未示出)或通过伪导电迹线107b(如图7)耦合至半导体器件300的屏蔽罩105，该伪导电迹线定位在中间区域110中。保持件的另一端邻近底面103b并且耦合至接地接触件126。保持件135为第一层级中的EMI屏蔽罩提供接地路径。

图7A是沿着图7中的线AA’的俯视图。保持件135邻近第一层级介电层103的边缘103d设置。耦合至半导体管芯101-a或101-b的一些有源导电部件(诸如衬垫、柱)定位在保持件135内侧。

在本发明中，半导体器件可以包括根据集成半导体封装件的外表面的形貌的多种屏蔽罩设计。如图1或图6中的半导体器件100，屏蔽罩105的截面基本上是四边形。图7是另一屏蔽罩配置，其中，屏蔽罩105是阶梯形配置。集成半导体封装件的顶部不是平坦表面，从而使得共形屏蔽罩105也跟随集成半导体封装件的阶梯形配置。该半导体器件300具有六个以上的外表面。

图8A示出了半导体器件401，其具有覆盖集成半导体封装件的屏蔽罩105。该集成半导体封装件可以包括位于第一层级中的两个半导体管芯101-a和101-b以及电子组件102。电子组件102通过中间区域110中的导电迹线耦合于半导体管芯101-a和101-b。屏蔽罩105共形地覆盖集成半导体封装件并且具有邻近电子组件102的锥形(tapered，或称为“楔形”)表面。

图8B示出了另一半导体器件402，其具有覆盖集成半导体封装件的屏蔽罩105。屏蔽罩105具有邻近半导体管芯101-a和101-b的锥形部分。图8C示出了由屏蔽罩105覆盖的另一半导体器件403。第二层级104比第一层级介电层103窄，因此屏蔽罩105是阶梯形配置。图8D示出了由屏蔽罩105覆盖的另一半导体器件404。第二层级104比第一层级介电层103宽，因此屏蔽罩105是阶梯形配置。图8E示出了由屏蔽罩105覆盖的另一半导体器件404。第二层级104为基本像圆屋顶一样的形状，因此屏蔽罩105是圆屋顶形配置。共形屏蔽罩105跟随集成半导体封装件的外表面的一部分的形状和形貌。

在本发明中，提供了一种在集成半导体封装件上形成共形EMI屏蔽罩的方法。该集成半导体封装件包括诸如逻辑或存储器半导体管芯的若干电子组件。一些半导体迹线和通孔放置在封装件中以重新分布这些电子组件之间的互连。为了更好理解而在下文示出形成受屏蔽罩保护的半导体器件的一些操作。

在图9A中，衬底500被设置成承载件或支撑件。图案化的层505设置在衬底500的顶面501上方。图案化的层505可通过如下步骤形成：将毯式膜涂覆在顶面501上方并且随后切除该毯式膜的一部分以形成若干开口505a来暴露位于毯式件505下方的表面。在一些实施例中，诸如聚酰亚胺、PBO的光感材料用于在顶面501上形成毯式膜，随后伴随着光刻或蚀刻操作来形成图案化的层505。界面层503可以可选地设置在图案化层505和衬底500之间。

在图9B中，导电材料填充在开口505a中并且还从顶面501朝上延伸。形成对应于图1A中的TIV 132的导电柱。在晶圆级工艺中，在如图9B中的预定图案中形成了若干柱。一些相邻的TIV以优化的间距布置以便具有设置在其间的一些电子组件。

布置在TIV之间的电子组件可以是分割的半导体管芯或封装组件。如图9C中所示，对应于图6中的半导体管芯的两个分割的半导体管芯101-a和101-b插入在两个TIV之间。位于101-a和101-b右侧的另外两个管芯用于表示布置在衬底500上的重复部件。

模塑(molding)布置在顶面501上方并且填充TIV之间或半导体管芯101-a和101-b之间的间隙。该模塑可以过填充以覆盖TIV的顶面以及半导体管芯101-a和101-b的顶面。引入研磨操作以去除过多的模塑以便暴露TIV以及半导体管芯101-a和101-b。如图9D中所示，形成平坦表面510并且TIV以及半导体管芯101-a和101-b的接触点被暴露以便接收稍后设置其上的其他导电结构。在成型和磨削操作之后，形成对应于图1中的第一层级介电层103的介电层。

正如本文使用的，“模塑”指代利用复合材料形成的复合物。模塑材料的非限制性实例包括环氧树脂、酚类固化剂、二氧化硅、催化剂、色素、脱模剂等。用于形成模塑复合物的材料具有高导热性、低吸湿率、在板安装温度处的高挠曲强度或它们的组合。

对于如图6中所示的的一些实施例，额外的导电迹线132a嵌入在成型的第一层级介电层103中并且还附接至向上的TIV 132b。图9E至图9G示出了多层级填充操作，其中，至少两个操作用于形成第一层级介电层103。在图9E中，执行部分填充操作以利用模塑材料部分地覆盖半导体管芯101-a和101-b。TIV的一段132b-1形成在模塑中。在图9F中，导电迹线132a沿着部分填充的模塑的曝光表面1032形成。在图9G中，形成TIV的第二段132b-2以进一步朝上延伸。执行另一填充操作以使模塑围绕TIV以及半导体管芯101-a和101-b。正如在对应于图6的描述中所提到的，导电支路132a还可以连接至屏蔽罩105以便提供至屏蔽罩105的接地路径。

对于一些实施例，导电环设置在衬底上方以在模塑填充在衬底上方之前将每一个都限制成为分割的封装单元。导电环形成如图7A中所示的保持件135。

在图10A中，在形成第一层级介电层103之后，一些导电结构107设置在第一层级介电层103上方并且连接于TIV 132以及半导体管芯101-a和101-b的接触点。该导电结构包括像RDL、PPI(钝化后互连件)、通孔或密封环一样的导电迹线。所有的导电结构都可以被包括在如图1A、图3、图6或其他类似的实施例中所示的中间区域110中。一些导电迹线被配置为图6中所示的有源RDL或PPI 107a以与半导体管芯101-a和101-b的接触点电连接。一些导电迹线被配置为密封环或如图1A中所示的导电迹线107b的接地路径。

在图10B中，在形成中间区域110之后，电子组件102安装在半导体管芯101-a和101-b上方。电子组件102通过有源RDL或PPI 107a电耦合于半导体管芯101-a和101-b。还可以填充模塑以围绕电子组件102来形成如图1A中或其他相似的实施例中的第二层级104。

对于一些实施例，采用不同于模塑的介电材料来覆盖并且围绕电子组件102。介电材料可以是更为共形的以便跟随如图7中所示的中间介电层110上面的形貌。用于填充第二层级104的介电材料可以通过沉积来形成。正如本文所使用的，“汽相沉积”指代通过汽相阶段将材料沉积在衬底上的工艺。汽相沉积工艺包括任意工艺，诸如但不限于化学汽相沉积(CVD)和物理汽相沉积(PVD)。汽相沉积方法的实例包括热丝CVD、rf-CVD、激光CVD(LCVD)、共形金刚石涂覆工艺、金属有机物CVD(MOCVD)、溅射、热蒸发PVD、离子化金属PVD(IMPVD)、电子束PVD(EBPVD)、反应PVD、原子层沉积(ALD)等、PECVD、HDPCVD、LPCVD。

前面提到的方法中使用的衬底500可以包括硅、玻璃、蓝胶带、干膜等。原始衬底500可以在本公开中所省略的转移操作中由不同的衬底替代。

执行分割操作以将晶圆级封装件切割成若干独立的集成半导体封装件。在本发明中，提供了多种分割操作。下面示出了所采用的多级切割操作的实例以分割晶圆级封装件。

在图11A中，执行粗切割以使第一切口(cleave)从模塑的顶面或第二层级介电层延伸。如图11B中所示，该粗切割之后伴随着精细切割。该精细切割从第一切口的底部开始并进一步延伸穿过第一层级并且将相邻的集成半导体封装件分离。如图11C所示，每个分割的集成半导体封装件都包括位于第二层级104中的锥形侧壁711。如图11D中所示，该集成半导体封装件可以放置在台阶720上，并且应用沉积或涂覆操作以在集成半导体封装件的顶部和侧壁上形成EMC屏蔽罩105。图8A中所示的实施例401是通过采用图11A至图11D中的操作制造的实例。

在一些实施例中，粗切割从与模塑的顶面或第二层级的介电层相对的表面开始。图12A至图12D图示出了与图11A至图11D中相似的分割操作，然而，第一切口邻近集成半导体封装件的第一层级开始。锥形侧壁711围绕第一层级103。可以通过机械锯片、激光或其他合适的切割工具来执行切割操作。

在分割操作之前或之后，可以应用屏蔽罩涂覆操作。图11A至图11D以及图12A至图12D图示出了具有在屏蔽罩形成之前执行的分割操作的实例。在图13A至图13B中，示出了具有在屏蔽罩形成之后执行的分割操作的实例。

在图13A中，提供了待分割晶圆级封装件900并且将其设置在衬底或托盘720上。晶圆级封装件900的形貌是不均匀的并且第二层级104中的电子组件102仅由介电层部分地覆盖。

在图13B中，执行初步切割以在相邻的待分割封装单元之间产生凹槽905。在图13C中，整个晶圆级封装件900由作为屏蔽罩的导电层覆盖。每个待分割封装单元的顶面和侧壁的一部分都被封闭在屏蔽罩105内。可以利用涂覆或沉积操作设置导电层。在屏蔽罩形成之后执行主切割以产生若干分割的被屏蔽的集成半导体封装件。

一种半导体器件包括半导体管芯。介电材料围绕半导体管芯以形成集成半导体封装件。存在耦合至集成半导体封装件并且配置为用于该半导体封装件的接地端子的接触件。该半导体器件还具有基本封闭集成半导体封装件的EMI(电磁干扰)屏蔽罩，其中，该EMI屏蔽罩通过设置在集成半导体封装件中的路径耦合于该接触件。

在一些实施例中，一种半导体器件包括半导体管芯和围绕该半导体管芯的侧壁的第一模塑。介电层位于该模塑和半导体管芯上方。该半导体器件还包括位于介电层中的导电结构，其中，该导电结构包括电耦合至半导体管芯的导电迹线。该半导体器件还包括位于介电层上方的第二模塑，其中，成型第一模塑、介电层和第二模塑以形成集成半导体封装件。而且，存在至少覆盖集成半导体封装件的外表面的一部分的导电层，其中，该导电层电耦合至集成半导体封装件的接地端子。

一种制造半导体器件的方法包括若干操作。该方法包括提供半导体管芯并且以介电材料围绕半导体管芯的侧壁。该方法还包括在半导体管芯上方形成后钝化互连件(PPI)并且将PPI电耦合于半导体管芯。该方法还包括将半导体管芯和PPI成型到集成半导体封装件中。该方法还包括以导电层覆盖集成半导体封装件的外表面的至少一部分，其中，该导电层与外表面的一部分的形貌共形。而且，该方法还包括在集成半导体封装件的内侧形成耦合至集成半导体封装件的导电层和接地端子的导电路径。

本发明的实施例提供了一种半导体器件，包括：半导体管芯；介电材料，围绕所述半导体管芯以形成集成半导体封装件；接触件，耦合至所述集成半导体封装件并且配置为用于所述集成半导体封装件的接地端子；以及电磁干扰(EMI)屏蔽罩，基本封闭所述集成半导体封装件，其中，所述电磁干扰屏蔽罩通过设置在所述集成半导体封装件中的路径与所述接触件耦合。

根据本发明的一个实施例，其中，所述路径包括在一端连接至所述电磁干扰屏蔽罩的导电迹线，并且所述导电迹线是所述集成半导体封装件的密封环的一部分。

根据本发明的一个实施例，其中，所述路径包括导电的隔离件贯通孔(TIV)，其中，所述隔离件贯通孔从所述接触件向上延伸并穿过所述介电材料。

根据本发明的一个实施例，其中，所述路径包括嵌入在所述介电材料中的导电迹线，并且所述导电迹线在一端连接至所述电磁干扰屏蔽罩并且在另一端连接至导电的隔离件贯通孔(TIV)，其中，所述隔离件贯通孔连接至所述接触件。

根据本发明的一个实施例，其中，所述路径包括位于所述介电材料中并且耦合至所述电磁干扰屏蔽罩的导电保持件，其中，所述保持件邻近所述集成半导体封装件的外围。

根据本发明的一个实施例，半导体器件还包括位于所述半导体管芯和所述介电材料上方的后钝化互连件(PPI)，所述后钝化互连件包括：有源部，电耦合至所述半导体管芯；以及伪部，与所述半导体管芯隔离，其中，所述伪部是所述路径的一部分。

根据本发明的一个实施例，半导体器件还包括位于所述介电材料中的多个导电的隔离件贯通孔(TIV)，并且所述多个导电的隔离件贯通孔中的每一个都包括耦合至所述接触件的一端。

根据本发明的一个实施例，半导体器件还包括位于所述介电材料中的多个导电的隔离件贯通孔(TIV)，其中，所述多个导电的隔离件贯通孔包括至少两种不同的高度，并且所述多个导电的隔离件贯通孔电耦合至后钝化互连件(PPI)的多个层级。

根据本发明的一个实施例，其中，所述电磁干扰屏蔽罩的一部分覆盖所述集成半导体封装件的外表面的至少一部分的形貌并与所述形貌共形。

根据本发明的一个实施例，半导体器件还包括位于所述半导体管芯上方并通过后钝化互连件(PPI)电耦合至所述半导体管芯的电子组件。

本发明的实施例还提供了一种半导体器件，包括：半导体管芯；第一模塑，围绕所述半导体管芯的侧壁；介电层，位于所述模塑和所述半导体管芯上方；导电结构，位于所述介电层中，其中，所述导电结构包括电耦合至所述半导体管芯的导电迹线；第二模塑，位于所述介电层上方，其中，使所述第一模塑、所述介电层和所述第二模塑成型以形成集成半导体封装件；以及导电层，至少覆盖所述集成半导体封装件的外表面的一部分，其中，所述导电层电耦合至所述集成半导体封装件的接地端子。

根据本发明的一个实施例，其中，所述外表面是阶梯结构。

根据本发明的一个实施例，其中，所述外表面是锥形表面。

根据本发明的一个实施例，其中，所述第二模塑的外表面是圆屋顶形并且所述第二模塑的外表面被所述导电层覆盖。

根据本发明的一个实施例，其中，所述导电结构包括与所述半导体管芯电隔离的伪部，并且所述伪部位于所述集成半导体封装件的外围中。

本发明的实施例还提供了一种制造半导体器件的方法，包括：提供半导体管芯；利用介电材料围绕所述半导体管芯的侧壁；在所述半导体管芯上方形成后钝化互连件(PPI)并且将所述后钝化互连件与所述半导体管芯电耦合；将所述半导体管芯和所述后钝化互连件成型到集成半导体封装件中；利用导电层覆盖所述集成半导体封装件的外表面的至少一部分，其中，所述导电层与所述外表面的所述部分的形貌共形；以及在所述集成半导体封装件内侧形成电耦合至所述集成半导体封装件的接地端子和所述导电层的导电路径。

根据本发明的一个实施例，其中，利用导电层覆盖所述集成半导体封装件的外表面的至少一部分包括汽相沉积操作。

根据本发明的一个实施例，方法还包括在所述后钝化互连件上方沉积电子组件，其中，所述电子组件通过所述后钝化互连件电耦合至所述半导体管芯。

根据本发明的一个实施例，方法还包括在所述介电材料中形成导电迹线，其中，所述导电迹线垂直于所述侧壁。

根据本发明的一个实施例，其中，方法还包括：提供衬底；将多个半导体管芯设置在所述衬底上；执行晶圆级封装操作以形成多个集成半导体封装件；以及执行多级切割操作以分割所述多个集成半导体封装件。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其它工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。