本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术：
随着半导体制程技术的发展，mosfet(金属氧化物半导体场效应晶体管)等半导体器件的关键尺寸不断缩小，与此同时短沟道效应(sce)越来越严重。而finfet(鳍式场效应晶体管)器件由于在沟道电荷上具有良好的栅极控制能力，可以使器件缩小至20nm及以下技术节点。同时，为了更好地克服诸如短沟道效应等问题，后高k/金属栅极工艺以及替代栅工艺称为14nm及以下技术节点的常用工艺。
在实际应用中，对于高压soc(片上系统)芯片需要使用多io器件(multi-iodevice)，而多io器件需要不同厚度的栅极氧化层，这是因为各器件的阈值电压不同，例如，高阈值电压io器件的阈值电压例如为3.3v，其相应需要较厚的栅极氧化层，低阈值电压io器件的阈值电压例如为1.8v，其相应需要较薄的栅极氧化层，而核心(core)器件区的器件阈值电压例如为0.8v，其则需要更好的界面性能和更高的介电常数。然而目前的多io器件(multi-iodevice)制作流程中，低压器件的栅极氧化层多采用ald(原子层沉积)、cvd(化学气相沉积)等工艺形成，界面质量较差，导致器件性能下降。
因此，需要提出一种新的半导体器件的制作方法，以至少部分地解决上述问题。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种新的半导体器件的制作方法，可以提高多io器件各栅极氧化层的界面性能，提高器件性能。
为了克服目前存在的问题，本发明一方面提供一半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底包括低压器件区、高压器件区和核心器件区，在所述低压器件区、高压器件区和核心器件区的半导体衬底上形成虚拟栅极氧化层和虚拟栅极，以及包围所述虚拟栅极氧化层和虚拟栅极的层间介电层；去除所述高压器件区中的虚拟栅极以形成第一开口，并在所述第一开口中的虚拟栅极氧化层上形成附加氧化层；去除所述低压器件区和核心器件区中的虚拟栅极以分别形成第二开口和第三开口；去除所述第三开口中的虚拟栅极氧化层，并在所述第三开口中的半导体衬底上形成界面层；在所述第一、第二和第三开口中形成高k材料层，并在所述高k材料层上形成金属栅极。
进一步地，去除所述高压器件区中的虚拟栅极以形成第一开口的步骤包括：形成遮蔽所述低压器件区和核心器件区，而暴露所述高压器件区域的第一遮蔽层；以所述第一遮蔽层为掩膜，去除所述高压器件区中的虚拟栅极。
进一步地，在所述第一开口中的虚拟栅极氧化层上形成附加氧化层的步骤包括：形成覆盖所述一开口中的虚拟栅极氧化层以及所述低压器件区和核心器件区的附加氧化层；形成遮蔽所述高压器件区而暴露所述低压器件区和核心器件区的第二遮蔽层；以所述第二遮蔽层为掩膜去除所述附加氧化层位于所述低压器件区和核心器件区的第部分。
进一步地，还包括：以所述第二遮蔽层为掩膜去除所述低压器件区和核心器件区的虚拟栅极，以分别形成所述第二开口和第三开口。
进一步地，去除所述第三开口中的虚拟栅极氧化层的步骤包括：
形成遮蔽所述低压器件区和高压器件区，而暴露所述核心器件区的第三遮蔽层；以所述第三遮蔽层为掩膜去除所述第三开口中的虚拟栅极氧化层。
进一步地，所述界面层通过化学氧化方法形成。
进一步地，还包括下述步骤：在所述栅极两侧形成源极和漏极的步骤。
进一步地，还包括下述步骤：在所述低压器件区、高压器件区和核心器件区的半导体衬底上形成鳍片，并在所述鳍片上形成虚拟栅极氧化层、虚拟栅极以及源极和漏极。
进一步地，所述虚拟栅极氧化层通过热氧化法形成。
本发明提出的半导体器件的制作方法，低压器件区的栅极介电层采用热氧化法的虚拟栅极氧化层，其具有较高的界面性能和薄膜质量，高压器件区的栅极介电层采用虚拟栅极氧化层、附加氧化层和高k材料的组合使得具有较高的阈值电压，核心器件区的栅极介电层采用界面层和高k材料层的组合，这样使得各个区域的栅极介电层具有符合要求的厚度，并且具有良好的界面性能，从而提高了器件性能。
本发明又一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括低压器件区、高压器件区和核心器件区，在所述低压器件区、高压器件区和核心器件区的半导体衬底上形成栅极叠层和位于所述栅极叠层两侧的源极和漏极，其中，位于所述低压器件区的栅极叠层包括栅极氧化层、高k材料层和金属栅极，位于所述高压器件区的栅极叠层包括栅极氧化层、附加氧化层、高k材料层和金属栅极，位于所述核心器件区的栅极叠层包括界面层、高k材料层和金属栅极。
本发明提出的半导体器件各器件区均具有厚度和界面性能符合要求的栅极介电层，因而具有较高的性能。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a～图1i示意性示出目前一种多io半导体器件制作过程的步骤示意图；
图2示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图3a～图3i示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的剖视图；
图5示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了更好地理解本发明，下面首先结合图1a～图1i对目前一种多io半导体器件的制作方法进行说明。图1a～图1i示意性示出目前一种多io半导体器件制作过程的步骤示意图。
如图1a～图1i所示，目前的多io半导体器件的制作方法包括下述步骤：
首先，如图1a所示，提供半导体衬底100，半导体衬底100包括低压器件区l、高压器件区h和核心器件区core，低压器件区l、高压器件区h和核心器件区core通过隔离结构101分离，在低压器件区l、高压器件区h和核心器件区core上形成鳍片102，在鳍片102上形成虚拟栅极结构和位于虚拟栅极结构两侧的源极/漏极106，其中虚拟栅极结构包括虚拟栅极氧化层103、虚拟栅极104和间隙壁105。在虚拟栅极结构和半导体衬底上形成蚀刻停止层107以及包括虚拟虚拟栅极结构的层间介电层。其中层间介电层包括初始层间介电层(ild0)108、高深宽比制程层(harp)109和第一层间介电层(ild1)110，其可以采用usg(未掺杂硅玻璃)、psg(掺磷硅玻璃)、bpsg(硼磷硅玻璃)、低k或ulk(超低k)等合适的材料。
接着，如图1b所示，执行平坦化操作，以去除层间介电层高于虚拟栅极结构的部分。
接着，如图1c所示，去除虚拟栅极结构中的虚拟栅极，形成开口。
接着，如图1d所示，形成遮蔽高压器件区h而暴露低压器件区l和核心器件区core的第一遮蔽层111。
接着，如图1e所示，以第一遮蔽层111为掩膜去除低压器件区l和核心器件区core的虚拟栅极氧化层103。
接着，如图1f所示，在低压器件区l、高压器件区h和核心器件区core形成附加氧化层112，其例如通过ald方法形成。
接着，如图1g所示，形成遮蔽低压器件区l和高压器件区h而暴露核心器件区core的第二遮蔽层113。
接着，如图1h所示，以第二遮蔽层113为掩膜去除核心器件区core的附加氧化层112。
然后，如图1i所示，在核心器件区core的半导体衬底上形成界面层114，并在低压器件区l、高压器件区h和核心器件区core上形成高k材料层115和金属栅极(未示出)。
如上所述，目前的多io器件(multi-iodevice)制作流程中，低压器件的栅极氧化层多采用ald(原子层沉积)、cvd(化学气相沉积)等工艺形成，界面质量较差，导致器件性能下降。为解决上述问题，本发明提出了一种半导体器件的制作方法，用于多io半导体器件，如图2所示，该制作方法包括：步骤201：提供半导体衬底，所述半导体衬底包括低压器件区、高压器件区和核心器件区，在所述低压器件区、高压器件区和核心器件区的半导体衬底上形成虚拟栅极氧化层和虚拟栅极，以及包围所述虚拟栅极氧化层和虚拟栅极的层间介电层；步骤202：去除所述高压器件区中的虚拟栅极以形成第一开口，并在所述第一开口中的虚拟栅极氧化层上形成附加氧化层；步骤203：去除所述低压器件区和核心器件区中的虚拟栅极以分别形成第二开口和第三开口；步骤204：去除所述第三开口中的虚拟栅极氧化层，并在所述第三开口中的半导体衬底上形成界面层；步骤205：在所述第一、第二和第三开口中形成高k材料层，并在所述高k材料层上形成金属栅极。
本发明提出的半导体器件的制作方法，低压器件区的栅极介电层采用热氧化法的虚拟栅极氧化层，其具有较高的界面性能和薄膜质量，高压器件区的栅极介电层采用虚拟栅极氧化层、附加氧化层和高k材料的组合使得具有较高的阈值电压，核心器件区的栅极介电层采用界面层和高k材料层的组合，这样使得各个区域的栅极介电层具有符合要求的厚度，并且具有良好的界面性能，从而提高了器件性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图3a～图3i对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图3a所示，提供半导体衬底300，半导体衬底300包括低压器件区l、高压器件区h和核心器件区core，低压器件区l、高压器件区h和核心器件区core通过隔离结构301分离，在低压器件区l、高压器件区h和核心器件区core上形成鳍片302，在鳍片302上形成虚拟栅极结构和位于虚拟栅极结构两侧的源极/漏极306。在半导体衬底300上还形成有覆盖或包围所述虚拟栅极结构的蚀刻停止层307和层间介电层。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
半导体衬底300至少包括低压器件区l、高压器件区h和核心器件区core，其中低压器件区l用于制作低阈值电压的器件，该器件区需要形成较薄的栅极介电层。高压器件区h用于制作高阈值电压的器件，该器件区需要形成较厚的栅极介电层。核心器件区core用于制作核心器件，其具有更小的阈值电压，因而需要高k材料。压器件区l、高压器件区h和核心器件区core可以通过隔离结构301分隔。隔离结构301可以采用浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。示例性地，在本实施例中，隔离结构301采用浅沟槽隔离(sti)，其隔离材料采用诸如氧化硅的氧化物。
在本实施例中，低压器件区l、高压器件区h和核心器件区core的半导体器件采用鳍式场效应晶体管结构，因而低压器件区l、高压器件区h和核心器件区core的半导体衬底上形成有鳍片302，示例性地，鳍片302可以采用本领域常用的方法与隔离结构301一同定义。当然在其他实施例中，也可以采用平面结构的半导体器件，而不是鳍式场效应晶体管结构，其同样可以适用本发明的多io器件的制作方法。
虚拟栅极结构包括虚拟栅极氧化层303、虚拟栅极304和间隙壁305。虚拟栅极氧化层303示例性地为氧化硅，其通过热氧化法形成，具有良好的薄膜质量和较高的界面性能。虚拟栅极304采用例如多晶硅等半导体材料，并通过选择分子束外延(mbe)、金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、激光烧蚀沉积(lad)以及选择外延生长(seg)中的一种形成。间隙壁305可以采用氧化物、氮化物、氮氧化物等常用材料，并通过诸如ald、cvd、pvd工艺形成，在此不再赘述。
源极和漏极306可以采用本领域的ldd注入、离子掺杂，硅锗外延工艺形成，在此不再赘述。
蚀刻停止层307可以采用诸如氮化硅的氮化物等，用作后续制作接触孔时的停止层。
层间介电层包括初始层间介电层(ild0)308、高深宽比制程层(harp)309和第一层间介电层(ild1)310，其可以采用usg(未掺杂硅玻璃)、psg(掺磷硅玻璃)、bpsg(硼磷硅玻璃)、低k或ulk(超低k)等合适的材料。层间介电层可以通过ald、cvd或旋涂法等工艺形成。
接着，如图3b所示，执行层间介电层的平坦化，以去除高于虚拟栅极结构的部分。
具体地，通过cmp(化学机械平坦化)、机械研磨等平坦化工艺对层间介电层执行平坦化操作，以去除层间介电层高于虚拟栅极结构的部分。
接着，如图3c，所述，去除高压器件区中的虚拟栅极304，以形成第一开口311。
具体地，去除高压器件区中的虚拟栅极304，以形成第一开口311通过下述步骤完成：首先，形成遮蔽所述低压器件区l和核心器件区core，而暴露所述高压器件区域h的第一遮蔽层(未示出)；然后以所述第一遮蔽层为掩膜，去除所述高压器件区h中的虚拟栅极304，以形成第一开口311。
其中，第一遮蔽层示例性地采用光刻胶层，其可以通过曝光、显影等操作进行图形化，以遮蔽所述低压器件区l和核心器件区core，而暴露所述高压器件区域h。去除所述虚拟栅极304时可以采用合适的刻蚀工艺完成。所述刻蚀工艺采用合适的湿法刻蚀工艺和干法刻蚀工艺。其中，所述湿法刻蚀工艺包括诸如硝酸和氢氟酸混合溶液等各种合适的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，如图3d所示，在所述第一开口311中的虚拟栅极氧化层303上形成附加氧化层312，以增加高压器件区h中的栅极氧化层的厚度，从而实现更好的阈值电压。
示例性地，附加氧化层312采用氧化硅，其通过诸如cvd、ald等工艺形成。其厚度可以根据需要进行调整。
可以理解的是，不可避免地，附加氧化层312会在第一开口311的侧壁以及低压器件区l和核心器件区的表面形成。
接着，如图3e所示，形成遮蔽高压器件区h，而暴露低压器件区l和核心器件区core的第二遮蔽层313。
第二遮蔽层313示例性地采用光刻胶层，其可以通过曝光、显影等操作进行图形化，以遮蔽高压器件区h，而暴露低压器件区l和核心器件区core。
接着，如图3f所示，去除附加氧化层312位于低压器件区l和核心器件区core的部分，并去除低压器件区l和核心器件区core中的虚拟栅极304，以分别形成第二开口314和第三开口315。
具体地，以第二遮蔽层313为掩膜，通过合适的湿法刻蚀或干法刻蚀工艺去除附加氧化层312位于低压器件区l和核心器件区core的部分，并去除低压器件区l和核心器件区core中的虚拟栅极304，以分别形成第二开口314和第三开口315。其中，所述湿法刻蚀工艺包括诸如氢氟酸、以及硝酸和氢氟酸混合溶液等各种合适的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。
当执行完该操作之后，可以通过合适的容积或灰化方法去除第二遮蔽层313。
接着，如图3g所示，形成遮蔽低压器件区l和高压器件区h，暴露核心器件区core的第三遮蔽层316。
第三遮蔽层316示例性地采用光刻胶层，其可以通过曝光、显影等操作进行图形化，以遮蔽低压器件区l和高压器件区h，暴露核心器件区core。
接着，如图3h所示，去除核心器件区core的虚拟栅极氧化层303。
具体地，以第三遮蔽层316为掩膜，通过合适的通过合适的湿法刻蚀或干法刻蚀工艺去除核心器件区core的虚拟栅极氧化层303。其中，所述湿法刻蚀工艺包括诸如氢氟酸、以及硝酸和氢氟酸混合溶液等各种合适的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。
当执行完该操作之后，可以通过合适的容积或灰化方法去除第三遮蔽层316。
最后，如图3i所示，在核心器件区core的半导体衬底上形成界面层317，并在低压器件区l、高压器件区h和核心器件区core上形成高k材料层318和金属栅极(未示出)。
示例性地，界面层317通过化学氧化法形成，例如通过合适配比的双氧水溶液氧化半导体衬300，从而在核心器件区core的半导体衬底上形成界面层317，以获得界面性能良好且较薄的界面层。示例性地，界面层317厚度为
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如光刻胶的去除，晶圆清洗步骤。
本实施例提出的半导体器件的制作方法，低压器件区的栅极介电层采用热氧化法的虚拟栅极氧化层，其具有较高的界面性能和薄膜质量，高压器件区的栅极介电层采用虚拟栅极氧化层、附加氧化层和高k材料的组合使得具有较高的阈值电压，核心器件区的栅极介电层采用界面层和高k材料层的组合，这样使得各个区域的栅极介电层具有符合要求的厚度，并且具有良好的界面性能，从而提高了器件性能。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图4所示，该半导体器件包括：半导体衬底400，所述半导体衬底400包括低压器件区l、高压器件区h和核心器件区core，在所述低压器件区l、高压器件区h和核心器件区core的半导体衬底上形成栅极叠层和位于所述栅极叠层两侧的源极和漏极408，其中，位于所述低压器件区l的栅极叠层包括栅极氧化层403、高k材料层406和金属栅极(未示出)，位于所述高压器件区h的栅极叠层包括栅极氧化层403、附加氧化层404、高k材料层406和金属栅极(未示出)，位于所述核心器件区core的栅极叠层包括界面层405、高k材料层406和金属栅极(未示出)。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。半导体衬底上可以形成有器件，例如nmos和/或pmos等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底400的构成材料选用单晶硅。
半导体衬底400至少包括低压器件区l、高压器件区h和核心器件区core，其中低压器件区l用于制作低阈值电压的器件，该器件区需要形成较薄的栅极介电层。高压器件区h用于制作高阈值电压的器件，该器件区需要形成较厚的栅极介电层。核心器件区core用于制作核心器件，其具有更小的阈值电压，因而需要高k材料。压器件区l、高压器件区h和核心器件区core可以通过隔离结构401分隔。隔离结构401可以采用浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。示例性地，在本实施例中，隔离结构401采用浅沟槽隔离(sti)，其隔离材料采用诸如氧化硅的氧化物。
在本实施例中，低压器件区l、高压器件区h和核心器件区core的半导体器件采用鳍式场效应晶体管结构，因而低压器件区l、高压器件区h和核心器件区core的半导体衬底上形成有鳍片402，示例性地，鳍片402可以采用本领域常用的方法与隔离结构401一同定义。当然在其他实施例中，也可以采用平面结构的半导体器件，而不是鳍式场效应晶体管结构，其同样可以适用本发明的多io器件的制作方法。
栅极氧化层403示例性地为氧化硅层，其可以通过热氧化法形成，以获得良好的界面性能和薄膜质量。附加氧化层404示例性地为氧化硅层其可以通过pvd(物理气相沉积)、cvd(化学气相沉积)、ald(原子层沉积)等方法形成。介面层405示例性地为氧化硅层，其通过化学氧化法形成。高k材料层406可以采用二氧化铪(hfo2)、二氧化钛(tio2)、二氧化锆(zro2)等高介电常数材料，并通过诸如ald(原子层沉积)等方法形成。金属栅极可以采用例如由al和/或tial等金属栅极材料，其可以通过pvd(物理气相沉积)、cvd(化学气相沉积)、ald(原子层沉积)等方法形成。
本实施例的半导体器件还包括间隙壁407，其形成在栅极叠层两侧，可以采用诸如氧化物、氮化物、氮氧化物等合适的材料。
源极和漏极408可以采用本领域的ldd注入、离子掺杂，硅锗外延工艺形成，在此不再赘述。
本实施例的半导体器件还包括包围栅极叠层的蚀刻停止层409和层间介电层410。其中蚀刻停止层409可以采用诸如氮化硅的氮化物等，用作后续制作接触孔时的停止层。层间介电层410可以采用usg(未掺杂硅玻璃)、psg(掺磷硅玻璃)、bpsg(硼磷硅玻璃)、低k或ulk(超低k)等合适的材料。层间介电层可以通过ald、cvd或旋涂法等工艺形成。
本实施例的半导体器件各器件区均具有厚度和界面性能符合要求的栅极介电层，因而具有较高的性能。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底包括低压器件区、高压器件区和核心器件区，在所述低压器件区、高压器件区和核心器件区的半导体衬底上形成栅极叠层和位于所述栅极叠层两侧的源极和漏极，其中，位于所述低压器件区的栅极叠层包括栅极氧化层、高k材料层和金属栅极，位于所述高压器件区的栅极叠层包括栅极氧化层、附加氧化层、高k材料层和金属栅极，位于所述核心器件区的栅极叠层包括界面层、高k材料层和金属栅极。
其中半导体衬底可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。半导体衬底上可以形成有器件，例如nmos和/或pmos等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
栅极氧化层示例性地为氧化硅层，其可以通过热氧化法形成，以获得良好的界面性能和薄膜质量。附加氧化层示例性地为氧化硅层其可以通过pvd(物理气相沉积)、cvd(化学气相沉积)、ald(原子层沉积)等方法形成。高k材料层可以采用二氧化铪(hfo2)、二氧化钛(tio2)、二氧化锆(zro2)等高介电常数材料，并通过诸如ald(原子层沉积)等方法形成。金属栅极可以采用例如由al和/或tial等金属栅极材料，其可以通过pvd(物理气相沉积)、cvd(化学气相沉积)、ald(原子层沉积)等方法形成。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图5示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
本发明实施例的电子装置，由于所包含的半导体器件各器件区均具有厚度和界面性能符合要求的栅极介电层，因而具有较高的性能。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。