用于改善阶梯覆盖的通孔结构的制作方法

本发明总体涉及半导体领域，更具体地，涉及通孔结构。

背景技术：

半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，功能密度(定义为每个芯片面积互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺创建的最小部件(或线))减小。比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。但是，这种比例缩小增加了处理和制造IC的复杂度。对于将被实现的进步来说，需要IC制造的类似发展。

例如，随着半导体IC工业追求更高的器件密度、更高的性能和更低的成本而进行到纳米级技术工艺节点，制造和设计的挑战导致了三维(3D)器件的开发。在三维(3D)器件中，各种层间连接结构(诸如接触件和通孔)用于连接晶体管和其他器件。当前，由于铜提供了比铝低的电阻率，并且使用较低的电阻率的连接材料可以降低层间连接结构之间的RC延迟，因此增加器件速度，所以铜一直被用作用于制造层间连接结构的材料。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：衬底；介电结构，设置在所述衬底上方，所述介电结构具有穿过所述介电结构的导通孔，并且所述导通孔的侧壁包括至少一个凹口；阻挡层，共形地覆盖所述导通孔的侧壁和底部；胶层，共形地覆盖所述阻挡层；铜晶种层，共形地覆盖所述胶层；以及铜层，覆盖所述铜晶种层并且填充所述导通孔。

优选地，所述介电结构是金属间介电层。

优选地，所述介电结构包括相互堆叠的多个介电膜，并且所述介电膜的材料不是所有都相同。

优选地，所述介电膜的材料选自由氮化硅、碳化硅、氧化硅和它们的组合所组成的组。

优选地，该半导体器件还包括：第一介电层和第二介电层，所述介电结构夹置在所述第一介电层和所述第二介电层之间，并且所述导通孔穿过所述第二介电层、所述介电结构和所述第一介电层。

优选地，所述至少一个凹口设置在所述介电结构中，并且所述介电结构包括多个介电膜，所述介电膜的材料不是所有都相同，并且所述第一介电层和所述第二介电层中的每一个都由单种介电材料形成。

优选地，所述阻挡层包括氮化钽层或氮化钛层。

优选地，所述胶层包括钴层。

根据本发明的另一方面，提供了一种用于形成半导体器件的方法，所述方法包括：提供衬底；在所述衬底上方形成介电结构，所述介电结构形成为具有穿过所述介电结构的导通孔，并且所述导通孔的侧壁包括至少一个凹口；形成共形地覆盖所述导通孔的侧壁和底部的阻挡层；形成共形地覆盖所述阻挡层的胶层；形成共形地覆盖所述胶层的所述铜晶种层；以及形成覆盖所述铜晶种层并填充所述导通孔的铜层。

优选地，形成所述介电结构的操作包括形成包括相互堆叠的多个介电膜的所述介电结构，所述介电膜的材料不是所有都相同。

优选地，所述介电膜由氮化硅、碳化硅或氧化硅形成。

优选地，形成所述介电结构的操作包括：通过使用干蚀刻技术去除所述介电结构的一部分，形成穿过所述介电结构的导通孔。

优选地，该方法还包括：在提供所述衬底和形成所述介电结构的操作之间，在所述衬底上方形成第一介电层；以及在形成所述介电结构的操作之后，在所述介电结构上形成第二介电层，所述介电结构夹置在所述第一介电层和所述第二介电层之间，并且所述导通孔形成为穿过所述第二介电层、所述介电结构和所述第一介电层。

优选地，所述至少一个凹口形成在所述介电结构中，并且形成所述介电结构的操作形成多个介电膜，所述介电膜的材料不是所有都相同，并且所述第一介电层和所述第二介电层中的每一个均由单种介电材料形成。

优选地，形成所述阻挡层的操作形成包括氮化钽层或氮化钛层的所述阻挡层。

优选地，形成所述胶层的操作形成包括钴层的所述胶层。

优选地，形成所述胶层的方法使用化学汽相沉积技术来执行。

根据本发明的又一方面，提供了一种用于形成半导体器件的方法，所述方法包括：提供衬底；在所述衬底上方形成第一介电层；在所述第一介电层上形成介电结构，其中，形成所述介电结构的操作形成包括相互堆叠的多个介电膜的所述介电结构，并且所述介电膜的材料不是所有都相同；在所述介电结构上形成第二介电层；形成穿过所述第二介电层、所述介电结构和所述第一介电层的导通孔；形成共形地覆盖所述导通孔的侧壁和底部的阻挡层；形成共形地覆盖所述阻挡层的胶层；形成共形地覆盖所述胶层的铜晶种层；以及形成覆盖所述铜晶种层并且填充所述导通孔的铜层。

优选地，通过形成所述导通孔的操作所形成的所述导通孔的侧壁包括位于所述介电结构中的至少一个凹口。

优选地，形成所述阻挡层的操作形成包括氮化钽层或氮化钛层的所述阻挡层；以及形成所述胶层的操作形成包括钴层的所述胶层。

附图说明

当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据各个实施例的半导体器件的示意性截面图。

图2A至图2F是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。

图3是根据各个实施例的用于制造半导体器件的方法的流程图。

图4A至图4F是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。

图5是根据各个实施例的用于制造半导体器件的方法的流程图。

具体实施方式

以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。

在用于制造通孔的典型工艺中，导通孔被形成为穿过各个介电层，铜晶种层被形成为覆盖导通孔，然后基于铜晶种层形成铜层以填充导通孔，以完成通孔的形成。穿过介电层的导通孔具有高纵横比，使得难以沉积均匀且连续的铜晶种层。铜晶种层的较厚部分比铜晶种层的较薄部分具有更低的电阻率，使得铜晶种层的较厚部分上的铜层的镀铜速率大于铜晶种层的较薄部分上的铜层的镀铜速率，因此导致形成在铜层中的空隙。当导通孔穿过具有不同蚀刻速率的介电层时，导通孔由于介电层的不同蚀刻速率而具有不平坦的侧壁，从而导致铜晶种层较差的阶梯覆盖。为了改善导通孔的侧壁的不平坦，在一些介电层中形成多个金属环以阻挡包括金属环的介电层的蚀刻。然而，由于通孔持续缩小，所以具有较小尺寸的金属环的形成变得越来越困难，因此引发通孔之间的桥接问题。

本公开的实施例的目的在于提供一种半导体器件以及用于制造半导体器件的方法，其中在形成阻挡层的操作和形成铜晶种层的操作之间形成胶层。铜晶种层具有与胶层非常好的粘合性，使得当铜晶种层形成在胶层上时有效防止铜晶种层的铜的自附聚，因此显著增强了铜晶种层的阶梯覆盖，从而获得均匀且连续的铜晶种层。从而，均匀地形成基于铜晶种层生长且填充导通孔的铜层，并且实现不具有空隙的通孔。

图1是根据各个实例的半导体器件的示意性截面图。在一些实施例中，如图1所示，半导体器件100包括衬底102、介电结构104、阻挡层106、胶层108、铜晶种层110和铜层112。衬底102可以是半导体衬底。衬底102可以由单晶半导体材料或化合物半导体材料组成。例如，硅或锗可用作形成衬底102的材料。在一些示例性实例中，衬底102由硅组成。

介电结构104设置在衬底102的表面114上方。在一些实例中，如图1所示，介电结构104包括相互堆叠的各个介电膜104a、104b、104c、104d、104e、104f和104g。介电膜104a、104b、104c、104d、104e、104f和104g顺序堆叠在衬底102的表面114上方。介电膜104a、104b、104c、104d、104e、104f和104g的材料可以不是完全相同。例如，介电膜104a、104b、104c、104d、104e、104f和104g可以由不同材料形成。介电膜104a、104b、104c、104d、104e、104f和104g的一部分可以由相同材料形成，而介电膜104a、104b、104c、104d、104e、104f和104g的另一部分可以由不同材料形成。在一些示例性实例中，从由氮化硅、碳化硅、氧化硅和它们的组合所组成的组中选择介电膜104a、104b、104c、104d、104e、104f和104g的材料。

介电结构104具有穿过介电结构104的导通孔116。导通孔116的侧壁118包括至少一个凹口(indentation)120。例如，如图1所示，导通孔116的侧壁118包括各种凹口120。在一些示例性实例中，凹口120分别在介电膜104b、104d和104f中凹陷。

任选地，半导体器件199可以进一步包括第一介电层122和/或第二介电层124。在半导体器件100包括第一介电层122和第二介电层124的实例中，如图1所示，第一介电层122可以设置在介电结构104下方，并且第二介电层124可设置在介电结构104上方，使得介电结构104夹置在第一介电层122和第二介电层124之间。例如，介电结构104可以是金属间介电层。在一些示例性实例中，导通孔116顺序穿过第二介电层124、介电结构104和第一介电层122，并且导通孔116可以是用于多重镶嵌结构的孔，诸如用于三重镶嵌结构的孔。

凹口120可以仅形成在介电结构104中，或者可以形成在介电结构104、第二介电层124和/或第一介电层122中。在一些示例性实例中，第一介电层122和第二介电层124中的每一个都由单一介电材料形成，而介电结构104包括介电膜104a、104b、104c、104d、104e、104f和104g，并且介电膜104a、104b、104c、104d、104e、104f和104g的材料不是所有都相同。第一介电层122的材料可以与第二介电层124的材料相同，或者可以不同于第二介电层124的材料。

再次参照图1，阻挡层106共形地覆盖导通孔116的侧壁118和底部128。阻挡层106适合于防止铜扩散到介电结构104和/或衬底102中。在一些示例性实例中，阻挡层106包括氮化钽层或氮化钛层。胶层108共形地覆盖阻挡层106(覆盖导通孔116的侧壁118)。在一些示例性实例中，胶层108包括钴层。

如图1所示，铜晶种层110共形地覆盖胶层108。铜晶种层110具有与胶层108良好的粘合性，使得当铜晶种层110形成在胶层108上时，防止铜晶种层110中的铜的自附聚(self-agglomeration)，并且显著增强铜晶种层110的阶梯覆盖，从而增加了铜晶种层110的均匀性和连续性。

铜层112覆盖铜晶种层110并填充导通孔116以完成通孔126的形成。例如，通孔126可以包括多重镶嵌结构，诸如三重镶嵌结构。在一些示例性实例中，铜层112通过使用电镀技术基于铜晶种层110形成。由于铜晶种层110是均匀且连续的，所以铜晶种层110的电阻率分布是均匀的，并且基于铜晶种层110形成的铜层112均匀生长，从而得到不具有空隙的通孔126。从而，增强了半导体器件100的电性能。

图2A至图2F是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。如图2A所示，提供衬底200。衬底200可以是半导体衬底。衬底200可以由单晶半导体材料或化合物半导体材料组成。在一些示例性实例中，硅或锗被用作形成衬底200的材料。在一些实例中，衬底200包括半导体基底，并且各个金属层和各个层间介电层被设置在半导体基底上。

介电结构202形成在衬底200的表面204上。可以使用沉积技术(诸如化学汽相沉积(CVD)技术或物理汽相沉积(PVD)技术)来执行形成介电结构202的操作。在一些实例中，形成介电结构202的操作包括形成相互堆叠的各个介电膜202a、202b、202c、202d、202e、202f和202g。在一些示例性实例中，介电膜202a、202b、202c、202d、202e、202f和202g的材料可以不是所有都相同。例如，介电膜202a、202b、202c、202d、202e、202f和202g可以由氮化硅、碳化硅或氧化硅形成。介电膜202a、202b、202c、202d、202e、202f和202g的蚀刻速率可以不是所有都相同。

如图2B所示，导通孔206形成在介电结构202中。例如，导通孔206可以穿过介电结构202的介电膜202a、202b、202c、202d、202e、202f和202g并且露出衬底200的表面204的一部分。形成导通孔206的操作可以包括使用蚀刻技术(诸如干蚀刻技术)去除介电膜202a、202b、202c、202d、202e、202f和202g中的每一个的一部分。在一些实例中，在去除介电膜202a、202b、202c、202d、202e、202f和202g中的每一个的一部分的操作中，由于介电膜202a、202b、202c、202d、202e、202f和202g的蚀刻速率不是完全都相同，并且介电膜202a、202b、202c、202d、202e、202f和202g中的至少一个的蚀刻速率大于其他的蚀刻速率，所以至少一个凹口208形成在导通孔206的侧壁210中。例如，如图2B所示，介电膜202b、202d和202f的蚀刻速率可以大于其他的蚀刻速率，因此各个凹口208可分别形成在介电结构202的介电膜202b、202d和202f中。

如图2C所示，阻挡层212形成为共形地覆盖导通孔206的侧壁210和底部213。例如，可以使用PVD技术执行形成阻挡层212的操作。阻挡层212适合用于防止铜扩散到介电结构202和衬底200中。在一些实例中，形成阻挡层212的操作形成包括氮化钽层或氮化钛层的阻挡层212。

如图2D所示，胶层214被形成为共形地覆盖阻挡层212。例如，形成胶层214的操作可以使用诸如金属有机化学汽相沉积(MOCVD)技术的CVD技术来执行。CVD技术具有良好的阶梯覆盖能力，使得通过使用CVD技术形成的胶层214共形、均匀且连续地覆盖阻挡层212。胶层214具有与铜超强的粘合力，使得胶层214可用作用于铜晶种层216(参见图2E)的胶介质。在一些实例中，形成胶层214的操作形成包括钴层的胶层214。

如图2E所示，铜晶种层216被形成为共形地覆盖胶层214。例如，可以使用PVD技术、CVD技术或原子层沉积(ALD)技术来执行铜晶种层216的形成操作。铜晶种层216具有与胶层214良好的粘合性，使得当铜晶种层216形成在胶层214上时，有效地消除了铜晶种层216中的铜的自附聚，并且显著增强铜晶种层216的阶梯覆盖，从而增加铜晶种层216的均匀性和连续性。

如图2F所示，铜层218被形成为覆盖铜晶种层216并填充导通孔216以形成通孔220，以完成半导体器件222的形成。通孔220包括阻挡层212、胶层214、铜晶种层216和铜层218。铜层218用作半导体器件222中的互连层。例如，可以基于铜晶种层216且使用电镀技术来执行形成铜层218的操作。

通过使胶层214形成在阻挡层212和铜晶种层216之间，铜晶种层216是均匀且连续的，并且铜晶种层216的电阻率分布是均匀的，使得基于铜晶种层216而形成的铜层218均匀生长，从而获得不具有空隙的通孔220。因此，增强了半导体器件222的电性能。

参照图3以及图2A至图2F，图3是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作300，提供衬底200。衬底200可以是半导体衬底，诸如单晶半导体衬底或化合物半导体衬底。在一些示例性实例中，硅或锗被用作形成衬底200的材料。在一些实例中，衬底200包括半导体基底，并且各个金属层和各个层间介电层设置在半导体基底上。

在操作302中，如图2A所示，使用诸如CVD技术或PVD技术的沉积技术，在衬底200的表面204上形成介电结构202。在一些实例中，形成介电结构202的操作包括形成相互堆叠的介电膜202a、202b、202c、202d、202e、202f和202g。在一些示例性实例中，介电膜202a、202b、202c、202d、202e、202f和202g的材料不是所有都相同。例如，介电膜202a、202b、202c、202d、202e、202f和202g可以由氮化硅、碳化硅或氧化硅形成。介电膜202a、202b、202c、202d、202e、202f和202g的蚀刻速率可以不是所有都相同。

如图2B所示，形成介电结构202的操作包括形成具有导通孔206的介电结构202。例如，导通孔206可以穿过介电结构202的介电膜202a、202b、202c、202d、202e、202f和202g并露出衬底200的表面204的一部分。形成导通孔206的操作可以包括使用诸如干蚀刻工艺的蚀刻技术来去除介电膜202a、202b、202c、202d、202e、202f和202g中的每一个的一部分。在一些实例中，在去除介电膜202a、202b、202c、202d、202e、202f和202g中的每一个的一部分的操作中，至少一个凹口208形成在导通孔206的侧壁210中。例如，如图2B所示，各个凹口208可分别形成在介电结构202的介电膜202b、202d和202f中。

在操作304中，如图2C所示，例如使用PVD技术，阻挡层212被形成为共形地覆盖导通孔206的侧壁210和底部213。阻挡层212适合用于防止铜扩散到介电结构202和衬底200中。在一些实例中，形成阻挡层212的操作形成包括氮化钽层或氮化钛层的阻挡层212。

在操作306中，如图2D所示，胶层214被形成为共形地覆盖阻挡层212。例如，形成胶层214的操作可以使用诸如MOCVD技术的CVD技术来执行。CVD技术具有良好的阶梯覆盖能力，使得通过使用CVD技术形成的胶层214共形、均匀且连续地覆盖阻挡层212。胶层214具有与铜的超强粘合性，使得胶层214可用作用于铜晶种层216(参照图2E)的胶介质。在一些实例中，胶层214由钴形成。

在操作308中，如图2E所示，例如使用PVD技术、CVD技术或原子层沉积(ALD)技术，铜晶种层216被形成为共形地覆盖胶层214。铜晶种层216具有与胶层214良好的粘合性，使得当铜晶种层216形成在胶层214上时，防止铜晶种层216的铜的自附聚，并且显著增强铜晶种层216的阶梯覆盖，从而增加铜晶种层216的均匀性和连续性。

在操作310中，如图2F所示，铜层218形成为覆盖铜晶种层216并填充导通孔206以形成通孔220，以完成半导体器件222的形成。例如，通过使用电镀技术且基于铜晶种层216来执行形成铜层218的操作。

图4A至图4F是示出根据各个实施例的制造半导体器件的方法的中间阶段的示意性截面图。如图4A所示，提供衬底400。衬底400可以是半导体衬底。衬底400可以由单晶半导体材料或化合物半导体材料组成。在一些示例性实例中，硅或锗被用作形成衬底400的材料。

第一介电层402形成在衬底400的表面404上方。形成第一介电层402的操作可以使用诸如CVD技术或PVD技术的沉积技术来执行。在一些特定实例中，第一介电层402由单种介电材料形成。例如，第一介电层402可以由硅介电质、氮化硅或碳化硅形成。

介电结构406形成在第一介电层402上。可以使用诸如CVD技术或PVD技术的沉积技术来执行介电结构406的形成操作。在一些实例中，如图4A所示，形成介电结构406的操作包括形成相互堆叠的介电膜406a、406b、406c、406d、406e、406f和406g。在一些示例性实例中，介电膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介电膜406a、406b、406c、406d、406e、406f和406g可以由氮化硅、碳化硅或氧化硅形成。介电膜406a、406b、406c、406d、406e、406f和406g的蚀刻速率可以不是所有都相同。

再次参照图4A，第二介电层408形成在介电结构406上。形成第二介电层408的操作可以使用诸如CVD技术或PVD技术的沉积技术来执行。在一些特定实例中，第二介电层408由单种介电材料形成。例如，第二介电层408可以由硅介电质、氮化硅或碳化硅形成。第一介电层402可设置在介电结构406下方，而第二介电层408可设置在介电结构406上方，使得介电结构406夹置在第一介电层402和第二介电层408之间。例如，介电结构406可以是金属间介电层。

如图4B所示，导通孔410形成在第二介电层408、介电结构406和第一介电层402中。例如，导通孔410可以穿过第二介电层408、介电结构406的介电膜406a、406b、406c、406d、406e、406f和406g以及第一介电层402，并且露出衬底400的表面404的一部分。在一些示例性实例中，导通孔410是用于多重镶嵌结构的孔，诸如用于三重镶嵌的孔。

形成导通孔410的操作可以包括使用诸如干蚀刻工艺的蚀刻技术去除第二介电层408、介电结构406和第一介电层402中的每一个的一部分。在一些实例中，在去除第二介电层408、介电结构406和第一介电层402中的每一个的一部分的操作中，由于介电膜406a、406b、406c、406d、406e、406f和406g的蚀刻速率不是所有都相同，并且介电膜406a、406b、406c、406d、406e、406f和406g中的至少一个的蚀刻速率大于其他的蚀刻速率，所以至少一个凹口412形成在导通孔410的侧壁414中。例如，如图4B所示，介电膜406b、406d和406f的蚀刻速率可大于其他的蚀刻速率，并且各个凹口412可分别形成在介电结构406的406b、406d和406f中。

如图4C所示，阻挡层416被形成为共形地覆盖导通孔410的侧壁414和底部418。例如，可以使用PVD技术执行阻挡层416的形成操作。阻挡层416适合用于防止铜扩散到第二介电层408、介电结构406、第一介电层402和衬底400中。在一些实例中，形成阻挡层416的操作形成包括氮化钽层或氮化钛层的阻挡层416。

如图4D所示，胶层420形成为共形地覆盖阻挡层416。例如，形成胶层420的操作可以使用诸如MOCVD技术的CVD技术。CVD技术具有良好的阶梯覆盖能力，使得通过CVD技术形成的胶层420可以共形、均匀且连续地覆盖阻挡层416。胶层420具有与铜的超强粘合性，使得胶层420可用作用于铜晶种层422(参照图4E)的胶介质。在一些实例中，胶层420被形成为包括钴层。

如图4E所示，铜晶种层422形成为共形地覆盖胶层420。例如，形成铜晶种层422的操作可以使用PVD技术、CVD技术或ALD技术来执行。铜晶种层422具有与胶层420良好的粘合性，使得当铜晶种层422形成在胶层420上时，有效地消除了铜晶种层422中的铜的自附聚，并且增强了铜晶种层420的阶梯覆盖，从而增加了铜晶种层420的均匀性和连续性。

如图4F所示，铜层424形成为覆盖铜晶种层422并填充导通孔410以形成通孔426，以完成半导体器件428的形成。通孔426包括阻挡层416、胶层420、铜晶种层422和铜层424。铜层424被用作半导体器件428中的互连层。例如，通过使用电镀技术且基于铜晶种层422可以执行形成铜层424的操作。

通过胶层410形成在阻挡层416和铜晶种层422之间，均匀且连续地形成铜晶种层422，因此铜晶种层422的电阻率分布是均匀的，使得基于铜晶种层422形成的铜层424均匀生长，从而获得没有空隙的通孔426。因此，增强了半导体器件428的电性能。

参照图5以及图4A至图4F，图5是根据各个实施例的用于制造半导体器件的方法的流程图。该方法开始于操作500，提供衬底400。衬底400可以是半导体衬底，诸如单晶半导体衬底或化合物半导体衬底。在一些示例性实例中，硅或锗被用作形成衬底400的材料。

在操作502中，使用诸如CVD技术或PVD技术的沉积技术，第一介电层402形成在衬底400的表面404上方。在一些特定实例中，第一介电层402由单种介电材料形成。例如，第一介电层402可以由硅介电质、氮化硅或碳化硅形成。

在操作504中，使用诸如CVD技术或PVD技术，介电结构406形成在第一介电层402上。在一些实例中，如图4A所示，形成介电结构406的操作包括形成相互堆叠的介电膜406a、406b、406c、406d、406e、406f和406g。在一些示例性实例中，介电膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介电膜406a、406b、406c、406d、406e、406f和406g可以由氮化硅、碳化硅或氧化硅形成。介电膜406a、406b、406c、406d、406e、406f和406g的蚀刻速率可以不是所有都相同。

在操作506中，再次参照图4A，使用诸如CVD技术或PVD技术的沉积技术，第二介电层408形成在介电结构406上。在一些特定实例中，第二介电层408由单种介电材料形成。例如，第二介电层408可以由硅介电质、氮化硅或碳化硅形成。第一介电层402可设置在介电结构406下方，而第二介电层408可设置在介电结构406上方，使得介电结构406夹置在第一介电层402和第二介电层408之间。例如，介电结构406可以是金属间介电层。

在操作508中，如图4B所示，导通孔410形成在第二介电层408、介电结构406和第一介电层402中。例如，导通孔410可以穿过第二介电层408、介电结构406的介电膜406a、406b、406c、406d、406e、406f和406g以及第一介电层402，并露出衬底400的表面404的一部分。在一些示例性实例中，导通孔410是用于多重镶嵌结构的孔，诸如用于三重镶嵌的孔。

形成导通孔410的操作可以包括使用诸如干蚀刻工艺的蚀刻技术去除第二介电层408、介电结构406和第一介电层402中的每一个的一部分。在一些实例中，在形成导通孔410的操作中，至少一个凹口412形成在导通孔410的侧壁414中。例如，如图4B所示，各个凹口412可分别形成在介电结构406的406b、406d和406f中。

在操作510中，如图4C所示，例如使用PVD技术，阻挡层416被形成为共形地覆盖导通孔410的侧壁414和底部418。阻挡层416适合用于防止铜扩散到第二介电层408、介电结构406、第一介电层402和衬底400中。在一些实例中，阻挡层416被形成为包括氮化钽层或氮化钛层。

在操作512中，如图4D所示，使用诸如MOCVD技术的CVD技术，胶层420形成为共形地覆盖阻挡层416。CVD技术具有良好的阶梯覆盖能力，使得通过CVD技术形成的胶层420可以共形、均匀且连续地覆盖阻挡层416。胶层420具有与铜的超强粘合性。在一些实例中，胶层420被形成为包括钴层。

在操作514中，如图4E所示，例如使用PVD技术、CVD技术或ALD技术，铜晶种层422形成为共形地覆盖胶层420。铜晶种层422具有与胶层420良好的粘合性，使得当铜晶种层422形成在胶层420上时，有效地消除了铜晶种层422的铜的自附聚，并且增强了铜晶种层420的阶梯覆盖，从而增加了铜晶种层420的均匀性和连续性。

在操作516中，如图4F所示，铜层424形成为覆盖铜晶种层422并填充导通孔410以形成通孔426，以完成半导体器件428的形成。通孔426包括阻挡层416、胶层420、铜晶种层422和铜层424。铜层424被用作半导体器件428中的互连层。例如，可通过使用电镀技术且基于铜晶种层422执行形成铜层424的操作。

根据一个实施例，本公开提供了一种半导体器件。该半导体器件包括衬底、介电结构、阻挡层、胶层、铜晶种层和铜层。介电结构设置在衬底上方。介电结构具有穿过介电结构的导通孔，并且导通孔的侧壁包括至少一个凹口。阻挡层共形地覆盖导通孔的侧壁和底部。胶层共形地覆盖阻挡层。铜晶种层共形地覆盖胶层。铜层覆盖铜晶种层并填充导通孔。

根据另一实施例，本公开提供了一种用于制造半导体器件的方法。在该方法中，提供衬底。介电结构形成在衬底上方，其中介电结构形成为具有穿过介电结构的导通孔，并且导通孔的侧壁包括至少一个凹口。阻挡层被形成为共形地覆盖导通孔的侧壁和底部。胶层被形成为共形地覆盖胶层。铜晶种层形成为共形地覆盖胶层。铜层被形成为覆盖铜晶种层并填充导通孔。

根据又一实施例，本公开提供了一种用于制造半导体器件的方法。在该方法中，提供衬底。第一介电层形成在衬底上方。介电结构形成在第一介电层上。形成介电结构的操作形成包括相互堆叠的各个介电膜的介电结构，并且介电膜的材料不是所有都相同。第二介电层形成在介电结构上。导通孔被形成为穿过第二介电层、介电结构和第一介电层。阻挡层被形成为共形地覆盖导通孔的侧壁和底部。胶层被形成为共形地覆盖阻挡层。铜晶种层形成为共形地覆盖胶层。铜层被形成为覆盖铜晶种层并填充导通孔。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。