功率MOSFET及其制造方法与流程

本发明总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

自从基于双极技术的半导体器件(诸如，双极结型晶体管(BJT))问世以来，为了扩展它们的应用，已经付出大量的努力来提高这些器件的功率处理能力。金属氧化物半导体场效应晶体管(MOSFET)是用于放大或开关电子信号的晶体管。MOSFET是具有源极(S)、栅极(G)、漏极(D)和基极(B)的四端子器件。该MOSFET是迄今为止在数字和模拟电路中最常见的晶体管，但是BJT在一段时间内曾更为常见。

随着CMOS技术获得的重要性，并且集成电路领域的工艺技术超越了用于功率器件的双极技术的发展，引入了功率MOSFET。现在将CMOS技术上的稳定进展用于改进的功率器件(诸如功率MOSFET)的发展是可能的。功率MOSFET与其双极对应物相比可具有更为优越的性能。例如，n沟道功率MOSFET通过电子传输来工作，而电子传输固有地比BJT所依靠的电子和空穴结合的传输更快。

相比于BJT功率器件，功率MOSFET以较好的开关速度著称，并且功率MOSFET由于绝缘栅极而需要较少栅极驱动功率。功率MOSFET的主要缺点是高导通电阻和覆盖/叠对控制(overlay control)问题。在高导通电阻和覆盖控制问题上，需要改进功率MOSFET性能的方法和设备。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：衬底；源极区，具有第一导电类型，并且位于所述衬底内的第一侧；漏极区，具有所述第一导电类型，并且位于所述衬底内的与第一侧相对的第二侧；

场板，位于所述衬底上方，并且介于所述源极区与所述漏极区之间；栅电极，具有第一部分和第二部分，其中，所述栅电极的第一部分位于所述场板上方。

根据本发明的另一方面，提供了一种半导体器件，包括：衬底；漂移区，具有第一导电类型，从所述衬底的顶面延伸到所述衬底内部，并且位于所述衬底的第一侧的邻近处；第二区，具有第二导电类型，从所述衬底的顶面延伸到所述衬底内部，并且位于所述衬底的第二侧的邻近处，所述第二侧与所述第一侧相对；源极区，具有第一导电类型，位于所述第二区内；漏极区，具有第一导电类型，位于所述漂移区内；场板，位于所述漂移区的上方；栅电极，位于所述第一区和所述漂移区上方，其中，所述栅电极的顶面基本上完全由硅化物层覆盖。

根据本发明的又一方面，提供了一种半导体器件的制造方法，该方法包括：提供衬底；在所述衬底内的第一侧处形成具有第一导电类型的源极区；在所述衬底内的第二侧处形成具有所述第一导电类型的漏极区，所述衬底的第二侧与所述衬底的第一侧相对；在所述衬底上方且在所述源极区与所述漏极区之间形成场板；以及在形成所述场板后，在所述衬底上方形成栅电极。

附图说明

结合附图和以下描述来阐述本发明的一个或多个实施例的细节。本发明的其他特征和优势将从说明书、附图和权利要求中显而易见。

图1是根据一些实施例的功率MOSFET的示意图。

图2是示出了根据一些实施例的功率MOSFET性能的示意图。

图3A至3F示出了根据一些实施例的制造功率MOSFET的工艺。

在不同图中相同的参考标号用于代表相同的组件。

具体实施方式

下面详细讨论本发明各实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅是说明性的，而不用于限制本发明的范围。

应该理解，当组件被称为“在……上方”，“连接到”或“耦接到”另一组件或层时，其可以直接地位于其他组件或层上方，或连接或耦接到其他组件或层，或者可存在中间组件或层。相反，当组件被称为“直接在……上方”，“直接连接到”或“直接耦接到”另一组件或层时，则不存在中间组件或层。

应该理解，尽管本文中可以使用第一、第二、第三等术语来描述各个组件、组件、区域、层和/或部分，但不是通过这些术语来限制这些组件、组件、区域、层和/或部分。这些术语仅用于将一个组件、组件、区域、层或部分与另一个区域、层或部分区分。因此，在不背离本发明概念的教导下，以下讨论的第一组件、组件、区域、层或部分可以用第二组件、组件、区域、层或部分标识。

为便于描述，空间相对术语，如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等在本文可用于描述附图中示出的一个组件或部件与另一个(或另一些)组件或部件的关系。应该理解，除了在图中描述的方位以外，空间相对位置的术语旨在包括器件在使用或操作期间的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他组件或部件“下部”或“之下”的组件将被定位于在其他组件或部件“上方”。因此，示例性术语“在...上方”或“在...下方”可包括“在...上方”和“在...下方”的方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中所使用的空间相对位置描述进行同样的解释。

本文中所使用的术语是仅用于描述特定实例的目的，而不是为了限制本发明概念。如本文中所使用的，除非上下文清楚地表明，否则单数“一”，“一个”和“该”旨在也包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”，指定阐述的部件、整数、步骤、操作、组件、和/或组件的存在，但不排除附加的一个或多个其他部件、整数、步骤、操作、组件、组件和/或它们的组的存在。

整篇说明书中提及“一个实施例”或“实施例”，意味着结合该实施例所描述的特别的部件、结构或特征包括在至少一个实施例中。因此，整篇说明书的多个地方出现的短语“在一个实施例中”或“在实施例中”无须全部涉及相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式结合特别的部件、结构或特征。应该理解，以下图片没有按比例绘制，当然，这些图片仅是为了说明。

图1是根据本发明一个实施例的功率金属氧化物半导体场效应晶体管(MOSFET)。功率MOSFET包括衬底10、源极区20、漏极区30、栅电极40和场板50。

衬底10可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底10可以掺杂有n型或者p型杂质。衬底10是由硅、砷化镓，硅锗、碳化硅或在半导体器件工艺中使用的其它已知的半导体材料形成。虽然本文中所示出的实例使用了半导体衬底，但是在其它替代实施例中，外延生长的半导体材料或绝缘体上硅(SOI)层可被用作衬底10。

掺杂杂质可注入半导体材料以形成p型或n型材料，是很常见的。取决于掺杂剂的浓度，P型材料可被进一步划分为p++、p+、p、p-、p--型材料。如果材料被描述为p型材料，它掺杂有p型杂质，并且它可以是p++、p+、p、p-、p--型材料中的任何一种。同样地，n型材料可被进一步划分为n++、n+、n、n-、n--型材料。如果材料被描述为n型材料，它掺杂有n型杂质，并且它可以是n++、n+、n、n-、n--型材料中的任何一种。例如，p型材料的掺杂原子包括硼。例如，在n型材料中，掺杂原子包括磷、砷和锑。可通过离子注入工艺完成掺杂。当与光刻工艺结合时，可通过将原子注入到暴露区域而掩蔽其他区域来在选定的区域上执行掺杂。此外，热驱动或退火周期可用于使用热扩散来扩展或延伸先前的掺杂区域。作为替代，半导体材料的一些外延沉积允许在外延工艺中原位掺杂。注入可通过诸如薄氧化物层等的常用特定材料来完成。

阱区的掺杂浓度量和描述的扩散可随着使用的工艺和具体设计而变化。例如，p型材料或n型材料的掺杂浓度可以在10¹⁴原子/cm³至10²²原子/cm³的范围内，其中，p+/n+材料的浓度高于约10¹⁸/cm³。可以使用其它的一些浓度范围，诸如n--/p--材料的掺杂浓度小于10¹⁴原子/cm³，n-/p-材料的掺杂浓度在10¹⁴原子/cm³至10¹⁶原子/cm³的范围内，n/p材料的掺杂浓度在10¹⁶原子/cm³至10¹⁸原子/cm³的范围内，n⁺/p⁺材料的掺杂浓度在10¹⁸原子/cm³至10²⁰原子/cm³的范围内，n⁺⁺/p⁺⁺材料的掺杂浓度范围为大于10²⁰原子/cm³。可以进一步使用替代的浓度范围，诸如，n^--/p^--材料的掺杂浓度在10¹⁵到10¹⁸/cm³左右的范围内，n^-/p^-材料的掺杂浓度范围比n^--/p^--材料的掺杂浓度高5至100倍。

如图1所示，衬底10包括第一区11、第二区13、漂移区12和隔离区15。

隔离区15从衬底10的顶面延伸进入衬底10中。隔离区15可以是浅沟槽隔离(STI)区。在另一实施例中，隔离区15可是诸如场氧化物区的其他类型的隔离区。

具有第二导电类型的第一区11通过将具有第二导电类型(如p型)杂质的离子透过绝缘薄膜注入至衬底10内，然后热扩散注入的离子而形成。第一区11可以有大约10¹⁵/cm³至约10¹⁷/cm³之间的杂质浓度，尽管可以使用更高或更低的浓度。可在第一区11下方形成n+掩埋层(NBL)(未示出)。

具有第二导电类型(如p型)的第二区13在第一区11内，并且通过隔离区15与其他器件隔离开。在一些示例性实施例中，第二区13具有比第一区11的杂质浓度高的p型杂质浓度。例如，第二区13的p型杂质浓度可以是约10¹⁶/cm³至约10¹⁸/cm³之间，尽管可以采用更高或更低的杂质浓度。

具有第一导电类型(如n型)的漂移区12在第一区11内。根据一个实施例，该漂移区包括第一漂移区12a和第二漂移区12b。第一漂移区12a从衬底10的顶面延伸进入到衬底10中。第一漂移区12a的n型杂质浓度可以是约10¹⁵/cm³至约10¹⁷/cm³之间，尽管可以采用更高或更低的杂质浓度。

第二漂移区12b在第一区11内，邻近第一漂移区12a，其深度小于所述第一漂移区12a的深度，使得第一漂移区12a和第二漂移区12b共同形成台阶形状。第二漂移区12b可具有与第一漂移区12a的杂质浓度类似的第一导电类型的杂质浓度。然而，在其他一些实施例中，第二漂移区12b可具有与第一漂移区12a的杂质浓度不同的第二导电类型的杂质浓度。

具有第一导电类型的源极区20在第二区13内。具有第一导电类型的漏极区30在第一漂移区12a内。源极区20可具有源极接触件(图中未示出)。漏极区30可具有漏极接触件(图中未示出)。源极区20和漏极区30通过将具有第一导电类型的杂质离子(如n型)分别注入到第二区13和第一漂移区12a形成。例如，源极区20和漏极区30可通过将诸如磷的n型掺杂剂注入为约1×10¹⁹/cm³至约2×10²¹/cm³之间的浓度而形成。可替代的，可以使用其他的n型掺杂剂，如砷、锑或它们的组合。

介电层51位于衬底10的顶面，并且覆盖第一漂移区12a的一部分和第二漂移区12b的一部分。介电层51可以包括氧化硅、氮化硅、氮氧化硅，高k介电材料以及它们的组合或它们的多层。介电层51可以具有约至约之间的厚度，尽管可以使用不同的厚度。介电层51的厚度可根据相应的功率MOSFET 1的期望的击穿电压来选择。较高的击穿电压需要较大的厚度，并且较低的击穿电压需要较小的厚度。

场板50设置在介电层51的顶面上，并且覆盖介电层51的一部分。场板50可包括诸如多晶硅、金属、金属硅化物等导电材料。

介电层52在场板50的顶面上并且覆盖场板50，使得介电层52的侧面与场板50的侧面基本对准。介电层52可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料以及它们的组合或它们的多层。在一些实施例中，介电层52的材料与介电层51的材料相同。在另一些实施例中，介电层52的材料与介电层51的材料不同。

场板50、介电层52和栅电极40限定了多晶硅-绝缘体-多晶硅(PIP)电容器。PIP电容器的电容可以基于设计需要，通过选择介电层52的尺寸和材料来决定。因此，可以更灵活地设计功率MOSFET 1的电容。

间隔件53位于介电层51的一侧，并与由场板50和介电层52侧面限定的共同表面接触。间隔件53的侧面与介电层51的侧面基本对准。间隔件54位于介电层51的另一侧面，并与由场板50和介电层52的侧面限定的共同表面接触。间隔件54的侧面与介电层51的侧面基本对准。

间隔件55在衬底10的顶面上，并且可覆盖漏极区30的一部分和第一漂移区12a的一部分。间隔件55与由间隔件53和介电层51的侧面限定的共同表面接触。间隔件55能防止漏极区30的不期望的离子注入注入/渗透到介电层51的下方。当漏极区30的不期望的注入的离子扩散到漂移区12时，影响了诸如漏极区30的重掺杂区的设定的轮廓，从而器件性能变化增加(如导通电阻和击穿电压)。通过采用间隔件55来防止漏极区30的不期望的注入的离子注入/渗透到介电层51的下方，将改进覆盖/叠对控制问题，以减小器件性能变化。

栅极介电层43在衬底10的顶面上，并且可以覆盖第二区13的一部分和第二漂移区12b的一部分。栅电极43与介电层51的侧面接触。在一些实施例中，栅极介电层43可包括氧化硅、氮化硅、高k介电材料、它们的多层或它们的组合。

栅电极40包括两个部分，即栅电极的第一部分40a和栅电极的第二部分40b。栅电极的第一部分40a设置在间隔件54和介电层52上，并且覆盖间隔件54以及介电层52的一部分。栅电极的第二部分40b设置在栅极介电层43上，且覆盖栅极介电层43。栅电极的第二部分40b的第一侧面40b1与由介电层51和间隔件54的侧面限定的共同表面相接触。栅电极的第二部分40b的第二侧面40b2，与第一侧面40b1相对，并且与栅极介电层43的侧面对准。栅电极40可以包括诸如掺杂的多晶硅、金属、金属合金等导电材料。

硅化物层42在栅电极40的顶面上，并且完全覆盖栅电极40。换句话说，硅化物层42的各侧面与栅电极40的各侧面基本对准。通过自对准硅化物工艺，硅化物层42可形成在栅电极40上。

由于栅电极40被硅化物层42完全覆盖，功率MOSFET 1与栅电极被硅化物部分覆盖的常规功率MOSFET相比，具有较小的栅极电阻Rg。在一个实施例中，功率MOSFET 1的栅极电阻Rg比常规功率MOSFET的栅极电阻至少小3倍。功率MOSFET的开关损耗和死区时间可通过减小栅极电阻Rg来改进。这将提高电路的效率和性能。

间隔件41在衬底10的顶面上，并且可覆盖源极区20的一部分。间隔件41与由栅极介电层43和栅电极的第二部分40b的侧面限定的共同表面接触。

图2是示出了功率MOSFET的性能的示意图。x轴示出了击穿电压(BV)，y轴示出了导通电阻(Ron)。图2中示出的虚线表示功率MOSFET的硅限(silicon limit)。更接近硅限的功率MOSFET的击穿电压和导通电阻的性能更好。如图2所示，相比于所有常规功率MOSFET的击穿电压和导通电阻，图1的功率MOSFET 1的击穿电压和导通电阻更接近硅限。因此，相比于常规功率MOSFET，图1所示的功率MOSFET 1具有更好的性能。

图3A至3F示出了根据一些实施例的制造功率MOSFET的方法的截面图。形成的功率MOSFET可以是图1示出的功率MOSFET。可以使用替代方法以制造图1所示的功率MOSFET或功率MOSFET的替代性实施例。

如图3A所示，提供衬底310。可选的n+掩埋层(NBL)形成在衬底310的一部分中(图中未示出)。形成可以是浅沟槽隔离区(STI)的多个隔离区315以从衬底310的表面延伸至衬底310内部。

具有第二导电类型的第一区311通过将具有第二导电类型(如p型)的杂质的离子穿过绝缘层注入至衬底310内，然后热扩散注入的离子而形成。第一区11可以具有大约10¹⁵/cm³至约10¹⁷/cm³之间的杂质浓度，尽管可以使用更高或更低的浓度。

具有第一导电类型(如n型)的漂移区312形成在第一区311内部。根据一个实施例，该漂移区包括第一漂移区312a和第二漂移区312b。第一漂移区312a从衬底310的顶面延伸至衬底310内部。第一漂移区312a的n型杂质浓度可以是在约10¹⁵/cm³至约10¹⁷/cm³之间，尽管可以采用更高或更低的杂质浓度。

第二漂移区312b形成在第一区311内，邻近第一漂移区312a，第二漂移区312b的深度小于第一漂移区312a的深度，使得第一漂移区312a和第二漂移区12b共同形成台阶形状。第二漂移区312b可具有与第一漂移区312a的杂质浓度类似的第一导电类型的杂质浓度。然而，在其他一些实施例中，第二漂移区312b可具有与第一漂移区312a的杂质浓度不同的第二导电类型的杂质浓度。第一漂移区312a和第二漂移区312b可以同时形成。在另一个实施例中，第一漂移区312a和第二漂移区312b可以不同时形成。

介电层351形成在衬底310的顶面上，并且覆盖衬底310的顶面。介电层351可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料以及它们的组合或它们的多层。介电层351可以具有约至约之间的厚度，尽管可以使用不同的厚度。介电层351的厚度可根据相应的功率MOSFET 1的期望的击穿电压来选择。较高的击穿电压需要更大的厚度，较低的击穿电压需要更小的厚度。

场板350形成在介电层351的顶面上，并且覆盖介电层351的一部分。场板350可包括诸如多晶硅、金属、金属硅化物等半导体材料。

介电层352形成在场板350的顶面上并且覆盖场板350，使得介电层352的侧面与场板350的侧面基本对准。介电层352可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料以及它们的组合或它们的多层。在一个实施例中，介电层352的材料与介电层351的材料相同。在另一个实施例中，介电层352的材料与介电层351的材料不同。

参见图3B，间隔件353形成在介电层351外围区域，并且与由场板350和介电层352的侧面限定的共同表面接触。间隔件354形成在介电层51的另一外围区域，并且与由场板350和介电层352的侧面限定的共同表面接触。在一些实施例中，自顶向下看，介电层351的外围区域形成一个呈封闭圆形形状的封闭多边形(图3B中未示出)。

介电层351中未被场板350和间隔件353，354覆盖的部分被去除，使得介电层351的侧面基本与间隔件353，354的侧面对准。

参见图3C，栅极介电层343形成在衬底310的顶面上，并且可以覆盖第一漂移区的一部分312a和第二漂移区的一部分312b。栅极介电层343与介电层351的侧面接触。在一些实施例中，栅极介电层343可包括氧化硅、氮化硅、高k介电材料、它们的多层或它们的组合。

形成栅电极340以覆盖衬底310、栅极介电层343、间隔件353，354和介电层352。栅电极340可以包括诸如掺杂的多晶硅、金属、金属合金等导电材料。

参见图3D，栅电极340的第一部分被去除，以暴露第二漂移区312b的一部分。之后执行注入，掺杂第二漂移区312b的暴露部分，以形成第二区313。第二区313形成在第一区311内，靠近隔离区315。在一些示例性实施例中，第二区313具有比第一区311的杂质浓度高的p型杂质浓度。第二区313也可通过其他方法形成。

参见图3E，栅电极340的第二部分被去除。栅电极340的剩余部分包括两个部分，栅电极的第一部分340a和栅电极的第二部分340b。栅电极的第一部分340a在间隔件354和介电层352上，并且覆盖间隔件354和介电层352的一部分。栅电极的第二部分340b在栅极介电层343上，并且覆盖栅极介电层343。栅电极的第二部分340b的第一侧面340b1，与由介电层351和间隔件354的侧面限定的共同表面相接触。栅电极的第二部分340b的第二侧面340b2，与第一侧面340b1相对，且与栅极介电层343的侧面对准。

间隔件341形成在衬底310的顶面上，并且可覆盖第二区313的一部分。间隔件341与由栅极介电层343和栅电极的第二部分340b的侧面限定的共同表面接触。

间隔件355形成在衬底310的顶面上，并且可覆盖漏第一漂移区312a的一部分。间隔件355与由间隔件353和介电层351的侧面限定的共同表面接触。

通过将具有第一导电类型(例如n型)的杂质的离子注入到第二区313中，在第二区313中形成具有第一导电类型的源极区320。通过将具有第一导电类型(如n型)的杂质的离子注入至第一漂移区312a内，在第一漂移区312a中形成具有第二导电类型的漏极区330。源极区320可具有源极接触件(图中未示出)。漏极区330可具有漏极接触件(图中未示出)。例如，源极区320和漏极区330可以通过将n型(诸如磷)注入为浓度在大约1×10¹⁹/cm³至约2×10²¹/cm³之间而形成。可替代的，可以使用其他的n型掺杂剂，如砷、锑或它们的组合。

当将具有第一导电类型的杂质的离子注入到第一漂移区312a，以形成漏极区330时，间隔件355可扮演硬掩模以自对准漏极区330的注入，并且防止漏极区330的不期望注入的离子注入/渗透到介电层351的下方。在注入后的后退火操作期间，场板下方的掺杂扩散可能更加严重。这将改进覆盖控制问题，并降低器件的性能变化。

参见图3F，硅化物层342形成在栅电极340的顶面上，并且完全覆盖栅电极340，以形成图1所述的功率MOSFET1。硅化物层342的每个侧面与栅电极340每个侧面基本对准。通过自对准硅化物工艺，硅化物层342可形成在栅电极340上。

由于栅电极340的形成发生在形成场板350之后，栅电极340可被硅化物层342完全覆盖。通过这么做，与栅电极被硅化物部分覆盖的常规功率MOSFET相比，功率MOSFET 1具有较小的栅极电阻Rg。在一个实施例中，功率MOSFET 1的栅极电阻Rg比常规功率MOSFET的至少小3倍。功率MOSFET的开关损耗和死区时间可通过减小栅极电阻Rg来提高。这将改进电路的效率和性能。

图3A至3F示出的工艺仅是示例性的，而不是限制性的。可以有工艺步骤的其他变化，并且可以以不同顺序执行工艺步骤。在图3A至3F所示的这些工艺步骤之后，可以进行其他工艺步骤。例如，可以形成接触插塞以连接场板。源极区可具有源极接触件。漏极区可具有漏极接触件。

根据本发明的实施例，通过硅化物层完全覆盖功率MOSFET的栅电极，可以减小栅极电阻Rg，从而改进开关损耗和功率MOSFET的死区时间的问题。此外，通过使用间隔件自对准漏极区的注入，防止漏极区注入不期望的离子，避免注入/渗透到介电层的下方，从而改进覆盖控制问题且减小器件性能的变化。

根据一个实施例，半导体器件包括衬底，源极区，漏极区，场板和栅电极。源极区为第一导电类型，并且位于所述衬底内的第一侧。漏极区为第一导电类型，并且位于与所述衬底内的第一侧相对的第二侧。场板位于所述衬底上，并且介于所述源极区与所述漏极区之间。栅电极具有第一部分和第二部分，其中所述栅电极的第一部分位于所述场板上。

在部分实施例中，该半导体器件还包括：第一介电层，位于栅电极的第二部分和衬底之间。

在部分实施例中，该半导体器件还包括：第二介电层，位于场板和衬底之间；第三介电层，位于栅电极的第一部分和场板之间；第一间隔件，位于衬底上，并且与第二介电层接触。

在部分实施例中，第二介电层的厚度与第三介电层的厚度不同。

在部分实施例中，该半导体器件还包括：第二间隔件，与栅电极的第二部分和场板接触。

在部分实施例中，该栅电极的顶面基本完全被硅化物层覆盖。

在部分实施例中，衬底包括：第一区，从衬底的顶面延伸到衬底内，其中，第一区具有第二导电类型；第二区，具有第二导电类型，形成在第一区中的第一侧，其中，源极区形成在第二区中；漂移区，具有第一导电类型，形成在第一区中的与第一侧相对的第二侧，其中，漏极区形成在漂移区中。

在部分实施例中，第一区的杂质浓度与第二区的杂质浓度不同。

在部分实施例中，漂移区的杂质浓度与漏极区的杂质浓度不同。

在部分实施例中，漂移区位于场板和栅电极下方。

在部分实施例中，第二区位于栅电极的第二部分下方，并且与漂移区接触。

根据另一个实施例，一种半导体器件，包括：衬底，漂移区，第二区，源极区，漏极区，场板和栅电极。漂移区为第一导电类型，从所述衬底的顶面到延伸到所述衬底中，并位于所述衬底的第一侧的邻近处。第二区为第二导电类型，从所述衬底的顶面延伸到所述衬底中，且位于所述衬底的第二侧的邻近处，所述第二侧与所述第一侧相对。源极区为第一导电类型，在所述第二区内。漏极区，为第一导电类型，在所述漂移区内。场板，位于所述漂移区的上。栅电极，位于所述第一区和所述漂移区上，其中，所述栅电极的顶面由硅化物层基本上完全覆盖。

在部分实施例中，栅电极的第一部分位于场板的上方。

在部分实施例中，该半导体器件还包括：栅极氧化物，位于栅电极的第二部分和衬底之间；场板，位于场板和衬底之间；多晶硅层间氧化物，位于栅电极的第一部分和场板之间；以及第一间隔件，位于衬底上方，并且与场板氧化物接触。

在部分实施例中，该半导体器件还包括：第二间隔件，与栅电极的第二部分和场板接触。

根据另一个实施例中，制造半导体器件的方法包括提供衬底；形成源极区，所述源极区为第一导电类型，并且位于所述衬底内的第一侧；形成漏极区，所述漏极区为所述第一导电类型，并且位于与所述衬底的第一侧相对的第二侧；形成场板，所述场板位于所述衬底上，并且介于所述源极区与所述漏极区之间；在形成所述场板后，在所述衬底上形成栅电极。

在部分实施例中，栅电极的一部分形成在场板的上方。

在部分实施例中，该方法还包括：形成硅化物层以完全覆盖栅电极。

在部分实施例中，该方法还包括：在场板和衬底之间形成场板氧化物；在栅电极的一部分和场板之间形成多晶硅层间氧化物；在衬底上形成第一间隔件，第一间隔件与场板氧化物接触。

在部分实施例中，场板氧化物的厚度与多晶硅层间氧化物的厚度不同。

前述概述了数个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域的那些普通技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他器件或电路的基础，以执行相同的目的和/或实现本文所引入的实施例的相同优点。本领域的那些普通技术人员也应该认识到，这样的等效构造不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的前提下进行各种改变、替换和变更。