超陡平均亚阈值摆幅鳍式隧穿场效应晶体管及其制备方法与流程

本发明涉及场效应晶体管逻辑器件，具体涉及一种超陡平均亚阈值摆幅鳍式隧穿场效应晶体管及其制备方法。

背景技术：

在过去五十年以来，半导体行业的不断发展使得集成电路芯片的性能不断提升，但是随着器件尺寸的不断变小，系统的功耗逐渐增大，这一问题已经成为减缓器件尺寸进一步缩小的主要原因。由于亚阈值斜率在室温条件下存在60mV/dec的理论极限值，使得传统MOSFET器件难以通过持续降低工作电压V_DD来降低功耗。为了适应集成电路的未来发展趋势，新型超低功耗器件的研究开发引起广泛关注。隧穿场效应晶体管(TFET，Tunneling Field-Effect Transistor)采用栅控源区与沟道之间的带带隧穿宽度，以此控制源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。不同于MOSFET器件的扩散漂流的导通机制，这种新型的电流导通机制可以实现陡峭的亚阈值斜率，在室温条件下理论上可以实现低于60mV/dec的亚阈值斜率，使其成为一种非常有发展潜力的新型低功耗器件。

但是不同于MOSFET，TFET器件的转特曲线的亚阈斜率存在退化现象，导致TFET器件难以实现较低的平均亚阈值斜率SS_avg，这使得器件低于60mV/dec的区域较小。对于超低功耗电路的电路应用，除了较小的亚阈斜率SS_min，器件的平均亚阈值斜率SS_avg也是一种非常重要的性能指标。因此，对于TFET器件，如何抑制亚阈值斜率退化，成为需要迫切解决的问题。

技术实现要素：

针对以上现有技术中存在的问题，本发明提出了一种超陡平均亚阈值摆幅鳍式隧穿场效应晶体管及制备方法；本发明的隧穿场效应晶体管可以有效改善常规隧穿场效应晶体管转移特性中亚阈特性退化的问题，使得器件在工作时可以实现较小的亚阈值斜率，并且同时保持较小的平均亚阈值斜率。

本发明的一个目的在于提出一种超陡平均亚阈值摆幅鳍式隧穿场效应晶体管。

本发明的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管包括：衬底、源区内层、源区外层、栅叠层、漏区和沟道区内层和沟道区外层；其中，衬底包括绝缘层以及绝缘层上的第一半导体材料；刻蚀第一半导体材料在绝缘层上形成鳍式结构内层以及分别形成在鳍式结构内层两端的第一引出端内层和第二引出端内层；对第一引出端内层以及与第一引出端内层相连接的鳍式结构内层的一部分进行第一次源区离子注入，形成源区内层，源区内层包括第一引出端内层以及延伸至与第一引出端内层相连接的鳍式结构内层的一部分；在鳍式结构内层及两端的引出端上外延生长第二半导体材料，在鳍式结构内层上形成覆盖鳍式结构内层的鳍式结构外层，以及分别覆盖在第一和第二引出端内层上的第一和第二引出端外层；在鳍式结构外层的表面形成栅叠层，栅叠层不覆盖鳍式结构外层的两端边缘；对第一引出端外层以及与第一引出端外层相连接的鳍式结构外层的边缘进行第二次源区离子注入，形成源区外层，源区外层包括第一引出端外层以及与第一引出端外层相连接的鳍式结构外层的边缘，源区内层和源区外层共同构成源区；源区内层沿沟道方向的长度大于源区外层沿沟道方向的长度为L1；对第二引出端外层和内层以及与第二引出端外层相连接的鳍式结构外层和内层的边缘进行离子注入，在第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘形成漏区；位于源区内层和漏区之间的鳍式结构内层形成沟道区内层，以及位于源区外层和漏区之间的鳍式结构外层形成沟道区外层，沟道区内层沿沟道方向的长度小于沟道区外层沿沟道方向的长度为L1；第二半导体材料的禁带宽度大于第一半导体材料的禁带宽度。

第一半导体材料为轻掺杂(1×10¹³cm^-3～1×10¹⁵cm^-3)或未掺杂的半导体材料。鳍式结构内层为中性掺杂的第一半导体材料。

对于N型器件，源区为P型重掺杂，其掺杂浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3，漏区为N型重掺杂，其掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3；而对于P型器件来说，源区为N型重掺杂，其掺杂浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3，漏区为P型重掺杂，其掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3。

对于本发明的隧穿场效应晶体管，第二半导体材料的禁带宽度比第一半导体材料的禁带宽度大0.3eV～0.7eV。

第一半导体材料和第二半导体材料采用II-VI、III-V和IV-IV族之一的二元或三元化合物半导体材料，如SiGe半导体材料。

沟道区内层沿沟道方向的长度小于沟道区外层沿沟道方向的长度L1≥5nm，且小于沟道区外层沿沟道方向的长度。

本发明的另一个目的在于提供一种超陡平均亚阈值摆幅鳍式隧穿场效应晶体管的制备方法。

本发明的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管的制备方法，包括以下步骤：

1)提供衬底，衬底包括下层的绝缘层以及绝缘层上的第一半导体材料；

2)在衬底上刻蚀第一半导体材料形成鳍式结构(Fin条)内层以及分别形成在鳍式结构内层两端的第一引出端内层和第二引出端内层，刻蚀停止在绝缘层的上表面；

3)旋涂一层光刻胶，光刻暴露出第一引出端内层以及与第一引出端内层相连接的鳍式结构内层的一部分，以光刻胶为掩膜，进行第一次源区离子注入，形成源区内层，源区内层包括第一引出端内层以及延伸至与第一引出端内层相连接的鳍式结构内层的一部分；

4)在鳍式结构内层及两端的引出端上外延生长第二半导体材料，在鳍式结构内层上形成覆盖鳍式结构内层的鳍式结构外层，以及分别覆盖在第一和第二引出端内层上的第一和第二引出端外层；

5)淀积栅介质材料，并淀积栅电极材料，旋涂一层光刻胶，进行光刻和刻蚀，在鳍式结构外层的表面形成栅叠层，栅叠层不覆盖鳍式结构外层的两端边缘；

6)旋涂一层光刻胶，光刻暴露出第一引出端外层以及与第一引出端外层相连接的鳍式结构内层的边缘，以光刻胶和栅叠层为掩膜，进行第二次源区离子注入，形成源区外层，源区外层包括第一引出端外层以及延伸至与第一引出端外层相连接的鳍式结构外层的边缘；

7)旋涂一层光刻胶，光刻暴露出第二引出端外层和内层以及与第二引出端外层相连接的鳍式结构外层和内层的边缘，以光刻胶和栅叠层为掩膜，进行离子注入，在第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘形成漏区；

8)快速高温退火激活杂质；

9)最后进入同互补金属氧化物半导体CMOS一致的后道工序，包括淀积钝化层、开接

触孔以及金属化，得到超陡平均亚阈值摆幅鳍式隧穿场效应晶体管。

其中，在步骤1)中，第一半导体材料为轻掺杂(1×10¹³cm^-3～1×10¹⁵cm^-3)或未掺杂的半导体材料。第一半导体材料采用绝缘体上的硅(SOI)、绝缘体上的锗(GOI)、或者II-VI、III-V和IV-IV族之一的二元或三元化合物半导体，如Si或Ge。

在步骤3)中，第一次源区离子注入浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3。

在步骤4)中，第二半导体材料的禁带宽度大于第一半导体材料的禁带宽度。第二半导体材料采用I-VI，III-V和IV-IV族的二元或三元化合物半导体，如SiGe。

在步骤5)中，栅介质材料采用SiO₂、Si₃N₄或高K栅介质材料；生长栅介质材料的方法采用常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。栅材料采用掺杂多晶硅、金属或金属硅化物，如金属钴或镍。

在步骤6)中，第二次源区离子注入的浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3。

在步骤7)中，漏区离子注入的浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3。

本发明的优点：

本发明的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管通过器件结构显著改善了器件转移特性，有效降低了器件的平均亚阈斜率，同时保持了陡直的最小亚阈斜率；本发明制备工艺简单，制备方法完全基于标准的CMOS IC工艺，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。

附图说明

图1为本发明的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管的一个实施例的示意图；其中，(a)为立体图，(b)为沿图(a)中A-A’线的剖面图，(c)为沿图(a)中B-B’线的剖面图；图2～图7为本发明的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管的制备方法的一个实施例的流程图。

具体实施方式

下面结合附图，通过具体实施例，进一步阐述本发明。

如图1所示，本实施例的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管包括：衬底、源区内层4、源区外层1、栅叠层6、漏区3、沟道区外层2和沟道区内层5；其中，衬底包括下层的绝缘层以及绝缘层上的第一半导体材料；刻蚀第一半导体材料在绝缘层上形成凸起的鳍式结构内层以及分别形成在鳍式结构内层两端的第一引出端内层和第二引出端内层；对第一引出端内层以及与第一引出端内层相连接的鳍式结构内层的一部分进行第一次源区离子注入，形成源区内层4，源区内层4包括第一引出端内层以及延伸至与第一引出端内层相连接的鳍式结构内层的一部分；在鳍式结构内层及两端的引出端上外延生长第二半导体材料，在鳍式结构内层上形成覆盖鳍式结构内层的鳍式结构外层，以及分别覆盖在在第一和第二引出端内层上的第一和第二引出端外层；在鳍式结构外层的表面形成栅叠层6，栅叠层6不覆盖鳍式结构外层的两端边缘；对第一引出端外层以及与第一引出端外层相连接的鳍式结构内层的边缘进行第二次源区离子注入，形成源区外层1，源区外层1包括第一引出端外层以及延伸至与第一引出端外层相连接的鳍式结构外层的边缘，源区内层4和源区外层1共同构成源区；对第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘进行离子注入，在第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘形成漏区3；位于源区和漏区3之间的鳍式结构内层和鳍式结构外层分别形成沟道区内层5和沟道区外层2；第二半导体材料的禁带宽度大于第一半导体材料的禁带宽度。源区内层沿沟道方向的长度大于源区外层沿沟道方向的长度为L1，也就是源区内层伸入沟道区外层下方的长度，换句话说是沟道区内层沿沟道方向的长度小于沟道区外层沿沟道方向的长度为L1。本实施例中，鳍式结构内层为矩形。

以N型器件为例，本实施例中，衬底的绝缘层采用SiO₂，绝缘层上的第一半导体材料采用未掺杂的晶向为<001>的Ge；第二半导体材料采用Si_1-xGe_x(0<x<1)，x为Ge在材料中所占组分。

本实施例的超陡平均亚阈值摆幅鳍式隧穿场效应晶体管的制备方法，包括以下步骤：

1)提供衬底，衬底包括下层的绝缘层SiO₂以及绝缘层上的第一半导体材料未掺杂的晶向为<001>的Ge；

2)在衬底上刻蚀第一半导体材料形成鳍式结构内层以及分别形成在鳍式结构内层两端的第一引出端内层和第二引出端内层，刻蚀停止在绝缘层的上表面，鳍式结构内层的宽度为5nm～10nm，如图2所示；

3)旋涂一层光刻胶，光刻暴露出第一引出端内层以及与第一引出端内层相连接的鳍式结构内层的一部分，以光刻胶为掩膜，进行第一次源区离子注入，杂质浓度1E20cm^-3，形成源区内层4，源区内层4包括第一引出端内层以及延伸至与第一引出端内层相连接的鳍式结构内层的一部分，如图3所示；

4)在鳍式结构内层及两端的引出端上外延生长第二半导体材料Si_1-xGe_x，在鳍式结构内层上形成覆盖鳍式结构内层的鳍式结构外层，以及覆盖在第一和第二引出端内层上的第一和第二引出端外层，如图4所示；

5)淀积栅介质材料，并淀积栅电极材料，旋涂一层光刻胶，进行光刻和刻蚀，在鳍式结构外层的表面形成栅叠层6，栅叠层6包括栅介质和栅，栅叠层6不覆盖鳍式结构外层的两端边缘，如图5所示；

6)旋涂一层光刻胶，光刻暴露出第一引出端外层以及与第一引出端外层相连接的鳍式结构内层的边缘，以光刻胶和栅叠层6为掩膜，进行第二次源区离子注入，杂质浓度1E20cm^-3，形成源区外层1，源区外层1包括第一引出端外层以及延伸至与第一引出端外层相连接的鳍式结构外层的边缘，如图6所示；

7)旋涂一层光刻胶，光刻暴露出第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘，以光刻胶和栅叠层6为掩膜，进行离子注入，杂质浓度1E18cm^-3，在第二引出端外层和内层以及与第二引出端外层和内层相连接的鳍式结构外层和内层的边缘形成漏区3，同时位于源区和漏区3之间的鳍式结构内层和鳍式结构外层分别形成沟道区内层5和沟道区外层2，如图7所示；

8)快速高温退火，在温度1050℃下-10s激活杂质；

9)最后进入同CMOS一致的后道工序，包括淀积钝化层、开接触孔以及金属化，得到超陡平均亚阈值摆幅鳍式隧穿场效应晶体管。

以本实施例说明本发明的有益效果：

1、器件的隧穿源区由内层和外层组成，外层为禁带宽度较大的半导体材料，在距离沟道表面一定距离的内层为禁带宽度较窄的半导体材料。

2、栅电极加正电压，沟道能带下拉，在栅压较小时，首先在靠近表面的源区外层1与沟道区外层2之间的隧穿结处发生带带隧穿，隧穿类型为点隧穿，此时器件开启。因为沟道表面处材料具有较宽禁带宽度的，所以可以获得较陡直的最小亚阈值摆幅，并且有效避免了窄禁带材料会导致的关态电流增大。

3、随着栅压增大，源区内层4与沟道区外层2之间的隧穿结部分发生带带隧穿。且对于此处带带隧穿来说，第一、源区内层4为窄禁带材料，相较于沟道表面处的隧穿，此处的隧穿具有更大的隧穿几率，在相同栅电压增量条件下可以获得更大的带带隧穿电流增量；第二、由于源区内层4深入沟道区外层2下方，使该处隧穿方向与栅电场方向相同，发生的隧穿类型为线隧穿，相较于点隧穿具有更大的隧穿几率，有助于进一步提升带带隧穿电流增量。综合以上两点，该器件可以获得更陡直的平均亚阈斜率，有效抑制了器件亚阈斜率随栅电压增大而退化的现象。

最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。