一种带屏蔽电极的功率MOSFET元胞及其加工工艺的制作方法

本发明芯片涉及半导体器件制造领域，尤其涉及一种功率MOSFET元胞及其加工工艺。

背景技术：

当前，传统功率MOSFET（金属氧化物半导体场效应晶体管）的制作方法是在制作完栅极多晶硅，源区(N型区域)和P-Body（P型区域）之后直接进行孔(contact)刻蚀和正面金属制作，这种工艺结构主要通过P/N结来耐压，这种三角形电场存在导通电阻和击穿电压的矛盾问题，导通电阻随着击穿电压呈指数上升，单位面积的导通电阻非常高。

为了获得较低的单位面积导通电阻，目前出现了不同超结(CoolMOS)结构，包含以英飞凌公司为代表的多层外延超结结构，以东芝公司为代表的深沟槽超结结构，多层外延是有多次反复外延生长和注入，这种容易受到外延生长质量和套刻精度影响，深沟槽是通过在N型外延上面形成深沟槽然后填充P型外延，因为深沟槽深度非常深，填充质量很难保证，这些结构都可以使得外延区域N型和P型电荷达到平衡，三角形电场转变为梯形电场，降低单位面积的导通电阻，但是这些结构的缺点是工艺非常复杂，工艺成本和控制难度大，工艺一致性非常差。

国家知识产权局2011-07-20公开的一项发明专利申请（申请号：2010100273142，名称：具有屏蔽栅的功率MOS器件结构及其制备方法）具体公开了在沟槽型栅极多晶硅底部下方多制作了一个下层多晶硅栅极，这种结构工艺控制难度较大，而且对两层栅极之间的氧化层的质量和形成有较高的要求。

技术实现要素：

本发明针对以上问题，提供了一种工艺简单、成本低、控制难度小，与现有MOSFET元胞结构相比，能耗更低且性能稳定的一种带屏蔽电极的功率MOSFET元胞及其加工工艺。

本发明的技术方案是：一种带屏蔽电极的功率MOSFET元胞，包括外延层，所述外延层的第一主面上设有P型区域和N型区域，所述外延层的第二主面设有衬底，所述衬底上设有漏极金属层；

所述外延层的第一主面设有栅极多晶硅层，所述栅极多晶硅层与所述外延层之间设有栅极氧化层；

所述栅极多晶体硅层的上方覆盖源极金属层，所述源极金属层与所述栅极多晶硅层之间依次设有氧化硅层和绝缘介质层；

所述外延层的侧边设有沟槽，所述沟槽内填充源极多晶硅，所述源极多晶硅上表面低于N极区域，高于P极区域底部；

所述源极多晶硅与所述沟槽的侧壁之间设有氧化硅层。

所述外延层上设有栅极沟槽，所述栅极沟槽内填充栅极多晶硅形成栅极多晶硅层，所述栅极多晶硅层与所述栅极沟槽间设有栅极氧化层。

所述栅极多晶硅层突出的设在所述外延层上，所述栅极多晶硅层与所述外延层之间设有栅极氧化层。

所述栅极多晶硅层与所述外延层的上面平齐，所述栅极多晶硅层与所述外延层之间设有栅极氧化层。

所述沟槽的侧壁的氧化硅层厚度和所述沟槽的底面的氧化硅层的厚度相同。

所述沟槽的内壁的侧面的氧化硅层的厚度小于所述沟槽的内壁的底面的氧化硅层的厚度。

一种带屏蔽电极的功率MOSFET元胞的加工工艺，包括以下步骤：1）、制作栅极氧化层和栅极多晶硅层、2）制造P型区域和N型区域、3）、制作绝缘介质层、4）、在绝缘介质层上方覆盖源极金属层、5）、在衬底第二主面覆盖漏极金属层的工序，

在步骤3）和4）之间还具有加工屏蔽电极的工序；

A、制作沟槽结构，利用干法刻蚀在外延层上刻蚀沟槽；

B、在沟槽的内壁上淀积氧化硅层，将本体通过气态化学沉积形成氧化硅层；

C、填充多晶硅；

D、利用干法刻蚀进行回刻，去除多余的多晶硅；多晶硅的上表面低于N型区域的下沿，不超过P型区域的上沿；

E、利用干法刻蚀去除多余的氧化硅层。

所述步骤A中沟槽的深度在8-35um，小于等于外延层的厚度。

所述步骤B中氧化硅层的厚度为1000Å到5000Å。

本发明中在本体的两侧设有沟槽，沟槽内填充多晶硅，多晶硅与所述沟槽的外壁之间设有氧化硅层。使得源区（沟槽内填充多晶硅的区域）会在沟槽的氧化层侧壁感应电荷，平衡外延中的电荷，达到电荷平衡，使得峰值电场从器件表面向内部移动，降低单位面积的导通电阻和开关电荷。使得芯片的功耗降低，减少芯片发热，提升芯片的稳定性。沟槽内壁侧面的氧化硅层的厚度可以小于所述沟槽底面的氧化硅层的厚度。使得芯片不易被击穿，提升芯片抗过压和抗过流的能力，从而提升芯片的使用寿命。根据需求氧化硅层生长（淀积）的时间，获得不同厚度的氧化硅层，从而获得不同的电性能，适用范围广。在整个加工过程中仅需控制时间这一单一参数，控制难度小。

附图说明

图1是本发明中晶圆的芯片排布的俯视图，

图2是本发明芯片结构俯视图，

图3是本发明中芯片中带屏蔽电极的功率MOSFET元胞的另一种排布方式俯视图，

图4是本发明中芯片中带屏蔽电极的功率MOSFET元胞的第三种排布方式俯视图，

图5是图2中A-A剖视图，

图6是本发明中带屏蔽电极的功率MOSFET元胞的一种结构示意图，

图7是本发明中带屏蔽电极的功率MOSFET元胞的另一种结构示意图，

图8是本发明中带屏蔽电极的功率MOSFET元胞的第三种结构示意图，

图9是本发明中带屏蔽电极的功率MOSFET元胞的第四种结构示意图，

图10是本发明中带屏蔽电极的功率MOSFET元胞的外延层衬底和外延层结构剖视图，

图11是本发明中带屏蔽电极的功率MOSFET元胞的第一主面制作栅极栅极氧化层和栅极源极多晶硅的结构剖视图，

图12是本发明中带屏蔽电极的功率MOSFET元胞的制造P型区域和N型区域的结构剖视图，

图13是本发明中带屏蔽电极的功率MOSFET元胞的制作绝缘介质层的结构剖视图，

图14是本发明中带屏蔽电极的功率MOSFET元胞的绝缘介质层选择性刻蚀完阻挡窗口后结构剖视图，

图15是本发明中带屏蔽电极的功率MOSFET元胞的刻蚀沟槽后的结构剖视图，

图16是本发明中带屏蔽电极的功率MOSFET元胞的沟槽内形成氧化硅层的结构剖视图，

图17是本发明中带屏蔽电极的功率MOSFET元胞的在沟槽内填充源极多晶硅并回刻完的的结构剖视图，

图18是本发明中带屏蔽电极的功率MOSFET元胞的刻蚀完多余的氧化硅层后的结构剖视图，

图19是本发明中带屏蔽电极的功率MOSFET元胞的覆盖源极金属层和漏极金属层后的结构剖视图，

图20是本发明中带屏蔽电极的功率MOSFET元胞的使用效果图。

图中1是晶圆，2是芯片，20，是终端耐压环，21是元胞阵列，211是外延层，2111是沟槽，2112是氧化硅层，2113是源极多晶硅层，212是栅极多晶硅层，213是栅极氧化层，214是N型区域，215是P型区域，216是绝缘介质层，217是源极金属层，218是衬底，219是漏极金属层。

具体实施方式

本发明如图1-20所示，一种带屏蔽电极的功率MOSFET元胞，包括外延层211，所述外延层211的第一主面上设有P型区域215和N型区域214，所述外延层211的第二主面设有衬底218，所述衬底218上设有漏极金属层219；所述外延层211的第一主面设有栅极多晶硅层212，所述栅极多晶硅层212与所述外延层211之间设有栅极氧化层213；所述栅极多晶体硅层212的上方覆盖源极金属层217，所述源极金属层217与所述栅极多晶硅层212之间依次设有氧化硅层2112和绝缘介质层216；所述外延层211的侧边设有沟槽2111，所述沟槽2111内填充源极多晶硅，所述源极多晶硅上表面低于N极区域214，高于P极区域底部215；所述源极多晶硅与所述沟槽2111的侧壁之间设有氧化硅层2112。巧妙的将屏蔽栅极结构放在了接触孔下方，降低了工艺制作难度，相应的制造成本降低。

所述沟槽2111内填充源极多晶硅，使得源区（沟槽内填充源极多晶硅的区域）会在沟槽2111和氧化硅层212的侧壁上形成感应电荷，平衡外延中的电荷，达到电荷平衡，使得峰值电场从器件表面向内部移动，降低单位面积的导通电阻和开关电荷。使得芯片的功耗降低，减少芯片发热，提升芯片的稳定性。

所述外延层211上设有栅极沟槽，所述栅极沟槽内填充栅极多晶硅形成栅极多晶硅层212，所述栅极多晶硅层212与所述栅极沟槽间设有栅极氧化层213。如图6所示，是元胞的一种结构示意图，使得栅极与外延层211的上表面平齐，便于加工。如图7所示，所述栅极多晶硅层212突出的设在所述外延层上，所述栅极多晶硅层212与所述外延层211之间设有栅极氧化层213。可以根据不同的应用场合选择不同结构的元胞构成的芯片，适用范围广。

所述沟槽2111的内壁的氧化硅层2112的厚度等于所述沟槽2111的内壁底面的氧化硅层2112的厚度。这样能够保证元胞能够获得均匀的电性能。但是，可以依据不同的使用场合，所述沟槽2111的内壁的氧化硅层2112的厚度小于所述沟槽2111的内壁底面的氧化硅层2112的厚度。使得芯片不易被击穿，提升芯片抗过压和抗过流的能力，从而提升芯片的使用寿命。根据需求选择生长氧化硅层的时间，再经过回刻工艺，可以使得沟槽2111的内壁的氧化硅层2112的厚度小于所述沟槽2111的内壁底面的氧化硅层2112的厚度，从而获得不同的电性能，使芯片的适用范围广，提升芯片使用寿命和稳定性。

一种包含带屏蔽电极的功率MOSFET元胞的芯片，所述带屏蔽电极的平面MOSFET元胞呈正方形、矩形、正六边形或圆形均匀布设在所述芯片上。所述平面MOSFET元胞呈矩形时，单个平面MOSFET元胞呈与芯片宽度或长度相当的长条形均布在芯片上，或呈席纹状均匀排列在芯片上。可以根据用户的不同需求采用不同的排布形态，获得不同的电性能。

如图10-19所示，是带屏蔽电极的功率MOSFET元胞的加工工艺分步结构示意图，为便于本领域技术人员理解以及便于叙述，采用两个带屏蔽电极的功率MOSFET元胞并列来叙述加工工艺，按如下步骤加工：

1）在外延层的第一主面制作栅极多晶硅层和栅极氧化层；

1.1）将本体放入炉管内氧化形成氧化层；

1.2）在氧化层上淀积多晶硅形成栅极层；

1.3）利用干法刻蚀进行选择性刻蚀，去除多余氧化层和多晶硅；

2）注入并采用炉管退火形成P型区域和N型区域；

3）淀积绝缘介质层；

3.1）在栅极层上淀积绝缘介质，形成绝缘介质层；

3.2）利用干法刻蚀进行选择性刻蚀，去除多余绝缘介质；

A、制作沟槽结构，利用干法刻蚀在外延层上刻蚀沟槽；沟槽深度在8-35μm，小于等于外延层的厚度。

B、在沟槽的内壁上淀积氧化硅层，将本体通过气态化学沉积形成氧化硅层；

C、填充多晶硅；

D、利用干法刻蚀进行回刻，去除多余的多晶硅；多晶硅的上表面低于N型区域的下沿，不超过P型区域的上沿；

E、利用干法刻蚀去除多余的氧化硅层；需要去除沟槽内壁多晶硅上部的氧化层，保证正面金属与N型和P型区域形成欧姆接触，从而形成完好的电性能，保证芯片稳定性。

所述沟槽2111内填充源极多晶硅，使得源区（沟槽内填充源极多晶硅的区域）会在沟槽2111和氧化硅层212的侧壁上形成感应电荷，平衡外延中的电荷，达到电荷平衡，使得峰值电场从器件表面向内部移动，降低单位面积的导通电阻和开关电荷。使得芯片的功耗降低，减少芯片发热，提升芯片的稳定性。

4）在绝缘介质层上方覆盖源极金属层；

5）在衬底第二主面覆盖漏极金属层，形成完整的元胞结构，完毕。