显示装置的制作方法

本发明涉及显示装置，更特别地涉及其薄膜晶体管结构的沟道(信道)层组成。
背景技术：
：显示器主要包含薄膜晶体管及其它电子组件。在薄膜晶体管的结构中，半导体层的材料主要为非晶硅(Amorphoussilicon,a-Si)。但随着技术发展，上述半导体层的材料渐渐转变为金属氧化物，其中铟镓锌氧化物(IGZO)具有较佳的电子迁移率。然而，在以IGZO半导体层作为沟道层的薄膜晶体管的制造工艺(制程)中，一般湿蚀刻工艺中的蚀刻液(例如铝酸(Alacid))，对于半导体层材料铟镓锌氧化物(IGZO)和用于源极和漏极的材料如含铝的多层结构(Mo/Al/Mo)的蚀刻选择率极低。换言之，图案化源极和漏极的蚀刻工艺同样会蚀刻IGZO沟道层，甚至造成IGZO沟道层因过度蚀刻而小于IGZO沟道层预期的厚度，从而导致薄膜晶体管电性能不佳而无法正常操作。综上所述，目前亟需新的沟道层组成，以避免上述蚀刻源极和漏极的工艺同时蚀刻IGZO沟道层，而使薄膜晶体管无法正常操作的问题。技术实现要素：本发明的一实施方式提供显示装置，其包含薄膜晶体管结构，该薄膜晶体管结构包括：沟道层，该沟道层包括第一金属氧化物半导体层，且第一金属氧化物半导体层的组成包含(1)锡与(2)镓、铪和铝中的至少一种。附图说明图1为一薄膜晶体管结构的剖视图。图2A至2D为本发明的一实施方式中的薄膜晶体管的制造工艺剖视图。图3为本发明一实施方式中的薄膜晶体管的剖视图。图4为一显示装置。具体实施方式图4为一显示装置如液晶显示装置，其包含薄膜晶体管基板10、液晶层30、及滤色器基板(彩色滤光基板)50。图1为于薄膜晶体管基板10上形成薄膜晶体管结构的剖视图。薄膜晶体管基板10上依次为栅极11、栅极绝缘层13、和IGZO沟道层15。源极17A和漏极17B分别位于IGZO沟道层15的两侧，并延伸至栅极绝缘层13上。源极17A和漏极17B的形成方法如下：形成金属层(未图示)如Mo/Al/Mo的三层结构于IGZO沟道层15和栅极绝缘层13上。接着以光刻工艺形成屏蔽层(未图示)覆盖欲保留的金属层，再以含铝酸的蚀刻液蚀刻屏蔽层未覆盖的Mo/Al/Mo金属层，即形成源极17A和漏极17B。上述工艺的问题在于蚀刻液除了移除屏蔽层未覆盖的金属层外，也会蚀刻IGZO沟道层15以形成凹陷19。在最恶劣的情况下，凹陷19可能穿透整层IGZO沟道层15而使其无法作为沟道层。在常规的工艺中，多在IGZO沟道层15上额外形成保护层以避免限定(定义)源极17A和漏极17B的蚀刻工艺影响IGZO沟道层15，但此保护层需要额外的光掩模和工序，从而增加成本。为了解决上述问题，本发明的一实施方式提供包含薄膜晶体管结构的显示装置，其中薄膜晶体管结构的形成方法如图2A至2D所示。在图2A中，形成栅极21于基板20上。基板20可为透光(如玻璃、石英、或类似物)或不透光(如晶片、陶瓷、金属、金属合金、或类似物)的刚性无机材料，亦可为塑料、橡胶、聚酯、或聚碳酸酯等柔性有机材料，亦可为有机/无机的复合材料或上述材料的多层层叠结构(复数叠合结构)。在某些实施方式中的基板20采用透光材料，最后形成的薄膜晶体管阵列基板可应用于透射式、反射式、半透射半反射式液晶显示器、或自发光型显示器。在其它实施方式中的薄膜晶体管基板10采用不透光或透光性不佳的材料，形成的薄膜晶体管应用于反射式液晶显示器或自发光型显示器。在本发明的一实施方式中，栅极21的形成方法包括沉积导电层于基板20上，再图案化导电层以形成栅极21。在本发明的一实施方式中，栅极21的厚度为100nm～1500nm。在另一实施方式中，栅极21的厚度为300nm～1000nm。栅极21的厚度可依据产品需求而调整。若栅极21的厚度过厚，则薄膜与蚀刻产能受到影响，且栅极21侧边的倾角(Taper)与临界尺寸(CriticalDimension，CD)调整不易。若栅极21的厚度过薄，则栅极信号容易失真，影响面板操作。导电层的材料可为金属、合金、或上述的多层结构。在某些实施方式中，导电层为钼、铝、铜、钛、金、银等单层或多层材料的组合或其合金。上述导电层的形成方法可为物理气相沉积法(PVD)、化学气相沉积法(CVD)、溅镀法、或类似方法。在本发明的一实施方式中，图案化导电层以形成栅极21的方法包含光刻工艺与蚀刻工艺。光刻工艺一般包含下述步骤：涂布光刻胶、软烘烤、对准光掩模、曝光、曝光后烘烤、显影、冲洗、干燥如硬烘烤、其它合适工艺、或上述的组合。光刻胶的涂布方法可为旋转式、狭缝式、滚筒式、喷墨式、或喷雾式等涂布法。上述光刻工艺可形成图案化的光刻胶。移除部分导电层的蚀刻工艺可采用图案化的光刻胶作为屏蔽，进行干蚀刻、湿蚀刻、或上述的组合。在形成栅极21后需移除图案化的光刻胶，其移除方式可为干式灰化或湿式剥除。接着如图2B所示，沉积栅极绝缘层23于基板20和栅极21上。在本发明的一实施方式中，栅极绝缘层23的厚度为100nm～1500nm。在本发明的另一实施方式中，栅极绝缘层23的厚度为300nm～1000nm。栅极绝缘层23的厚度可依产品需求进行调整。若栅极绝缘层23的厚度过厚，则薄膜晶体管充电能力下降。若栅极绝缘层23的厚度过薄，则栅极走线与信号线(数据线，dataline)电容偶合过大，信号容易失真。栅极绝缘层23的形成方法可为化学气相沉积、物理气相沉积、原子层沉积、溅镀、或类似方法。栅极绝缘层23可为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化镧、氧化铪、氮氧化铪、氧化锆、其它合适材料，或上述单层材料堆叠的多层结构。接着图2C所示，形成沟道层25于栅极绝缘层23上，且沟道层25对应栅极21。在本发明的一实施方式中，沟道层25的形成方法为形成金属氧化物半导体层于栅极绝缘层23上，再图案化金属氧化物半导体层以形成沟道层25。在本发明的一实施方式中，沟道层25的厚度为10nm～160nm。在本发明的另一实施方式中，沟道层25的厚度为30nm～100nm。若沟道层25的厚度过厚，则薄膜晶体管容易有漏电流过大的问题。若沟道层25的厚度过薄，则薄膜晶体管充电能力会降低。在本发明的一实施方式中，沟道层25的金属氧化物半导体包含(1)锡与(2)镓、铪和铝中的至少一种。举例来说，沟道层25为铟镓锌锡氧化物(IGZTO，即包含In、Ga、Zn、Sn、O的化合物)。上述IGZTO中锡与铟的原子比例可为1:1至1:1.5。若铟的比例过高，则薄膜晶体管虽然充电能力上升，但是容易造成薄膜晶体管漏电流过大的问题。若铟的比例过低，将造成薄膜晶体管充电能力低落。上述IGZTO中锡与镓的原子比例可为1:2至1:2.5。若镓的比例过高，则薄膜晶体管充电能力过低。若镓的比例过低，则薄膜晶体管氧缺陷容易增加，有漏电流过大的问题。上述IGZTO中锡与锌的原子比例可为1:3至1:4。若锌的比例过高，则薄膜晶体管充电能力降低。若锌的比例过低，则金属氧化物半导体可能形成结晶，影响电性能均匀性。上述IGZTO中锡与氧的原子比例可为1:7至1:10。若氧的比例过高，则薄膜晶体管氧缺陷过低，使充电能力下降。若氧的比例过低，则薄膜晶体管氧缺陷偏高，虽然充电能力较高，但是容易有漏电流过大的问题。在上述范围中，IGZTO中各元素的比例可为：锡与铟的原子比例可为1:1.2至1:1.4；锡与镓的原子比例可为1:2.1至1:2.3；锡与锌的原子比例可为1:3.3至1:3.6之间；锡与氧的原子比例可介于1:8至1:9.5之间。在又一实施方式中，IGZTO中各元素的原子比例为In:Ga:Zn:Sn:O＝1.3:2.2:3.5:1:9。在本发明的另一实施方式中，沟道层25的金属氧化物半导体也可以是铟铪锌锡氧化物(IHZTO，即包含In、Hf、Zn、Sn、O的化合物)。上述IHZTO中锡与铟的原子比例可为1:1至1:1.5。上述IHZTO中锡与铪的原子比例可为1:2至1:2.5。上述IHZTO中锡与锌的原子比例可为1:3至1:4。上述IHZTO中锡与氧的原子比例可为1:7至1:10。在本发明的另一实施方式中，沟道层25的金属氧化物半导体也可以是铟铝锌锡氧化物(IAZTO，即包含In、Al、Zn、Sn、O的化合物)。上述IAZTO中锡与铟的原子比例可为1:1至1:1.5。上述IAZTO中锡与铝的原子比例可为1:2至1:2.5。上述IAZTO中锡与锌的原子比例可为1:3至1:4。上述IAZTO中锡与氧的原子比例可为1:7至1:10。上述沟道层25中不同元素的原子比例取决于金属氧化物半导体的制造工艺参数。举例来说，若采用溅镀法形成金属氧化物半导体，即使采用相同的靶材(比如铟镓锌锡氧化物(IGZTO))，也可调整溅镀工艺的参数(如气体流速、功率、和/或抽气速率)以调整锡与铟、镓、锌、及氧的原子比例。在本发明的一实施方式中，以铟镓锌锡氧化物靶材作为溅镀靶材，以六代线机台为例，调整溅镀腔室中的压力为0.2Pa～0.7Pa之间，调整基板温度为室温至200℃、调整气体氩(Ar)流速为200～500sccm，调整射频功率为30～70KW，并调整O2流速为10～100sccm，使沟道层具有合适的元素原子比。图案化金属氧化物半导体层以形成沟道层25的方法包含光刻工艺与蚀刻工艺。光刻工艺如前所述，在此不赘述。移除部分金属氧化物半导体层的蚀刻工艺，可采用光刻工艺形成的图案化的光刻胶作为屏蔽进行湿蚀刻。以IGZTO的金属氧化物半导体层为例，其湿蚀刻所用的蚀刻液包含草酸。在限定沟道层25后需移除图案化的光刻胶，其移除方式可为干式灰化或湿式剥除。接着如图2D所示，形成源极27A和漏极27B以分别接触沟道层25的两侧，且源极27A和27B分别延伸至栅极绝缘层23上。在本发明的一实施方式中，源极27A和27B的形成方法为形成导电层于沟道层25和栅极绝缘层23上，再图案化导电层以形成源极27A和漏极27B。在本发明的一实施方式中，导电层、源极27A、和漏极27B的厚度为100nm～1500nm，较佳为300nm～1000nm，并可根据产品需求而调整。若导电层、源极27A、和漏极27B的厚度过厚，则薄膜与蚀刻产能受到影响，且源极27A/漏极27B侧边的倾角(Taper)与临界尺寸(CriticalDimension，CD)调整不易。若导电层、源极27A、和漏极27B的厚度过薄，则信号容易失真，影响面板操作。在本发明的一实施方式中，导电层、源极27A、和漏极27B的组成含铝，比如为Mo/Al/Mo的三层结构。上述含铝导电层的形成方法可为物理气相沉积、溅镀、或类似方法。在本发明的一实施方式中，图案化含铝导电层以形成源极27A和漏极27B的方法包含光刻工艺和蚀刻工艺。光刻工艺如前所述，在此不赘述。移除部分含铝导电层的蚀刻工艺可采用光刻工艺形成的图案化的光刻胶作为屏蔽，以含铝酸的蚀刻液进行湿蚀刻。在本发明的另一实施方式中，导电层、源极27A、和漏极27B的组成含铜，比如为Cu/Ti或Cu/Mo的双层结构。上述含铜导电层的形成方法可为物理气相沉积、溅镀、或类似方法。在本发明的一实施方式中，图案化含铜导电层以形成源极27A和漏极27B的方法包含光刻工艺和蚀刻工艺。光刻工艺如前所述，在此不赘述。移除部分含铜导电层的蚀刻工艺可采用光刻工艺形成的图案化的光刻胶作为屏蔽，以含过氧化氢的蚀刻液进行湿蚀刻。在本发明的另一实施方式中，导电层、源极27A、和漏极27B的组成含钛，比如为Al/Ti或Cu/Ti的双层结构。上述含钛导电层的形成方法可为物理气相沉积、溅镀、或类似方法。在本发明的一实施方式中，图案化含钛导电层以形成源极27A和漏极27B的方法包含光刻工艺和蚀刻工艺。光刻工艺如前所述，在此不赘述。移除部分含钛导电层的蚀刻工艺可采用光刻工艺形成的图案化的光刻胶作为屏蔽，以含过氧化氢的蚀刻液进行湿蚀刻，并进一步进行干蚀刻。由于前述的沟道层25的组成包含(1)锡与(2)镓、铪和铝中的至少一种(比如IGZTO)，上述限定源极27A和漏极27B的蚀刻步骤不会影响沟道层25，即不形成图1所示的凹陷19，并改善薄膜晶体管的效能。在本发明的另一实施方式中，可进一步形成另一金属氧化物半导体层31于沟道层25下方，如图3所示，即金属氧化物半导体层31位于沟道层25与栅极绝缘层23之间。另一金属氧化半导体层31可视作沟道层的一部分。在本发明的一实施方式中，金属氧化物半导体层31的厚度为5nm～30nm。在本发明的另一实施方式中，金属氧化物半导体层31的厚度为7nm～25nm。若金属氧化物半导体层31的厚度过厚，则薄膜晶体管有漏电流过大的风险。在本发明的一实施方式中，金属氧化物半导体层31的组成包含镓、铪和铝中的至少一种，比如为IGZO。在本发明的另一实施方式中，金属氧化物半导体层31的组成不含镓、铪、或铝，比如为铟锡氧化物(ITO)或铟锌氧化物(IZO)。不论金属氧化物半导体层31的组成为何，其形成方法均为形成一金属氧化物半导体层(用以限定金属氧化物半导体层31)于栅极绝缘层23上，再形成另一金属氧化物半导体层(用以限定沟道层25)于前述的金属氧化物半导体层上，再进行如前所述的光刻工艺和蚀刻工艺，即可同时限定金属氧化物半导体层31和沟道层25。以上图1、2A～2D或3图中的各组件之间的堆栈结构、步骤和相对位置的关系仅是为了方便说明所绘制的示意图，但并不限于此，本领域技术人员依据布线的情况改变各组件之间的堆栈结构、步骤和相对位置的关系皆在本发明的保护范围内。实施例本发明以制作IGZTO为例所进行的实验例如下：完成栅极以及栅极绝缘层后，以六代线机台为例，以30～70KW(以PVD工艺为例)的低功率射频激发氩气/氧气流(流速为300sccm/30sccm)形成含氩离子/氧离子的等离子体，轰击IGZTO靶材后沉积约50nm厚的IGZTO膜于基材上，完成光刻工艺后以草酸进行蚀刻。完成IGZTO图案化以后，进行源极以及漏极沉膜黄光光刻，以铝(Al)酸(也可使用磷酸/硝酸/醋酸)进行源极/漏极图案化，此时IGZTO同时受到铝酸蚀刻，其蚀刻率小于1nm/s，然后以X射线光电子能谱仪(X-rayphotoelectronspectroscopy，XPS)测得IGZTO膜的各原子比例。本发明以相同的实验条件分别制作以IGZTO膜及IGZO膜为沟道层的两种薄膜晶体管进行比较，并通过扫描电子显微镜(SEM)观察以IGZTO膜为沟道层的薄膜晶体管，其沟道层的厚度大约为50nm；而以IGZO膜为沟道层的薄膜晶体管，其沟道层几乎被铝(Al)酸蚀刻殆尽。另外，表1的4个实验例主要用以说明将一覆盖层(钝化层，passivationlayer，未绘示)形成在源极/漏极及沟道层表面时，以4种实验条件对覆盖层进行处理之后，测得IGZTO各原子比例的变化。由表1可知，在这些变化的实验条件之下，IGZTO各原子比例仍满足本发明前述所公开的范围。实验例1的实验条件：覆盖层采用3～7KW的较低功率(以CVD工艺为例)范围的工艺条件，降低沟道层损害程度。实验例2的实验条件：覆盖层采用大于7KW的较高功率(以CVD工艺为例)范围的工艺条件，增加沟道层损害程度。实验例3的实验条件：覆盖层采用3～7KW的较低功率(以CVD工艺为例)范围的工艺条件，降低沟道层损害程度。而且，在覆盖层沉积前额外增加一氧化二氮处理，以确认该额外处理对薄膜晶体管组件操作的影响效果。实验例4的实验条件：覆盖层采用大于7KW的较高功率(以CVD工艺为例)范围的工艺条件，增加沟道层损害程度。而且，在覆盖层沉积前额外增加一氧化二氮处理，以确认该额外处理对薄膜晶体管组件操作的影响效果。表1InGaZnSnO化学式实验例17.513.221.35.752.3In1.32Ga2.32Zn3.74Sn1O9.18实验例27.712.620.56.053.3In1.28Ga2.10Zn3.42Sn1O8.88实验例37.813.321.65.751.5In1.37Ga2.33Zn3.79Sn1O9.03实验例47.413.121.65.752.2In1.30Ga2.30Zn3.79Sn1O9.16由上述可知，本发明将特定元素依比例掺入的金属氧化物半导体层以作为沟道层，可抵抗常用于形成限定源极和漏极的湿式蚀刻液(如铝酸和过氧化氢)，进而避免沟道层因过度蚀刻而小于沟道层预期的厚度，而使组件无法正常操作的问题。虽然以将本发明以数个实施方式公开如上，然而其并非用以限制本发明，本领域普通技术人员在不脱离本发明的精神和范围的情况下可进行任意的更动与润饰，因此本发明的保护范围应以权利要求所限定的为准。符号说明10薄膜晶体管基板11、21栅极13、23栅极绝缘层15IGZO沟道层17A、27A源极17B、27B漏极19凹陷20基板25沟道层25'金属氧化物半导体层30液晶层50滤色器基板。当前第1页1 2 3