本发明涉及存储器结构及其制造方法，特别涉及包括存储单元的三维(3D)阵列的存储器结构及其制造方法。
背景技术：
半导体装置的导线具有低电阻是有利的。举例来说，在存储器装置中，共享源极线(common source line)的电阻较佳地是越低越好，以避免会导致存储单元的阈值电压变化的额外的IR压降。在包括存储单元的二维(2D)阵列的存储器结构中，这可借由增加各条共享源极线的宽度而轻易地达成。然而，在包括存储单元的3D阵列的存储器结构中，为了达成高密度的阵列，能够提供给各条共享源极线的空间是受限的。因此，在这样的存储器结构中，难以借由简单地调整几何尺寸来提供低电阻的导线。
技术实现要素：
在本发明中，提供一种IR压降减少的存储器结构及其制造方法。
根据一些实施例，此种存储器结构包括多个存储单元的一3D阵列、多条第一导线、多条第二导线、一上方金属板、和至少一搭接结构(strapping structure)。3D阵列包括设置在其中的至少一虚拟区。第一导线设置在3D阵列上。第二导线设置在第一导线上。第二导线和第一导线是在不同的方向上延伸。上方金属板设置在第二导线上。至少一搭接结构用于第一导线，并对应地设置在3D阵列的至少一虚拟区上。该至少一搭接结构的每一个包括一连接结构和一跳接线。连接结构设置在虚拟区上。连接结构连接第一导线。跳接线设置在连接结构上并耦接至连接结构。跳接线耦接至上方金属板。跳接线和第二导线是在相同的方向上延伸。
根据一些实施例，此种制造方法包括下列步骤。首先，形成多个存储单元的一3D阵列。该3D阵列包括设置在其中的至少一虚拟区。形成多条第一导线在3D阵列上，并对应地形成用于第一导线的至少一搭接结构的至少一连接结构在3D阵列的至少一虚拟区上。形成多条第二导线在第一导线上，并形成该至少一搭接结构的至少一跳接线在至少一连接结构上。跳接线耦接至连接结构。第二导线和第一导线是在不同的方向上延伸，跳接线和第二导线是在相同的方向上延伸。形成一上方金属板在第二导线和跳接线上。跳接线耦接至上方金属板。
为了对本发明上述及其他方面有更佳的了解，下文特列举较佳实施例，并配合所附附图，详细说明如下：
附图说明
图1A～1B至图5A～5C绘示根据实施例的存储器结构的细节。
图6是根据实施例的存储器结构的制造方法的流程图。
图7A～7B至图10A～10B绘示用于制造根据实施例的存储器结构的跳接线和第二导线的例示性工艺。
图11A～11C绘示对照用的存储器结构和根据实施例的存储器结构的搭接结构的例示性配置。
【附图标记说明】
100：3D阵列
102：叠层
104、104(B)、104(T)：导电条带
106：绝缘条带
108：记忆层
110：通道层
112：介电材料
114：气隙
116、116’、116”：虚拟区
118：次阵列区
200、200’、200”：搭接结构
202、202’、202”：连接结构
204：连接部分
206：第一跳接导孔
208、208’、208”：跳接线
210：第二跳接导孔
212：第三跳接导孔
302：第一导线
304：辅助导线
306：插塞
308：接触导孔
310：导孔
312：第二导线
314：上方金属板
316：第三导线
402：下方结构
404：层
406：层
408：层
410：定位结构
412：间隔物
414：屏蔽
416：层中介电质
502：次阵列区
504：字线接垫区
506：搭接结构
P：节距
S1：间隔
S2：间隔
S41：步骤
S42：步骤
S43：步骤
S44：步骤
W1：宽度
W2：宽度
具体实施方式
根据实施例的存储器结构包括多个存储单元的一3D阵列、多条第一导线、多条第二导线、一上方金属板、和至少一搭接结构。3D阵列包括设置在其中的至少一虚拟区。第一导线设置在3D阵列上。第二导线设置在第一导线上。第二导线和第一导线是在不同的方向上延伸。上方金属板设置在第二导线上。至少一搭接结构用于第一导线，并对应地设置在3D阵列的至少一虚拟区上。该至少一搭接结构的每一个包括一连接结构和一跳接线。连接结构设置在虚拟区上。跳接线设置在连接结构上并耦接至连接结构。跳接线耦接至上方金属板。跳接线和第二导线是在相同的方向上延伸。
现在，将配合图1A～1B至图5A～5C，描述根据实施例的例示性存储器结构的各种细节。为了描述上的方便，将存储器结构中的存储单元的3D阵列绘示成具有单栅极垂直通道(single gate vertical channel，SGVC)结构。此外，将存储单元的各个串行绘示配置成U形。根据一些实施例，存储单元是NAND闪存单元。然而，根据实施例的存储器结构可包括其他任何种类的适合的3D存储器阵列。要注意的是，附图中可能省略某些元件，且附图中的元件可能并未反映出其真实的尺寸和型态。
图1A～1B绘示出存储单元的一3D阵列100、以及配置在其上的多条第一导线302和一搭接结构200的一连接结构202，其中第1A图是透视图，图中为了清楚的目的而移除了某些介电材料，而图1B是俯视图。
根据一些实施例，如图中所示，3D阵列100具有SGVC结构和配置成U形的串行。更具体地说，多个叠层102配置在一基板(未绘示)上。各个叠层102包括交替叠层的导电条带104和绝缘条带106，其中导电条带104可由多晶硅、金属硅化物或金属形成，而绝缘条带106可由氧化物形成。根据一些实施例，相邻两个叠层102的最上方的导电条带104(T)可分别作为接地选择线和串行选择线。在一些实施例中，最下方的导电条带104(B)作为反转栅极(inversion gate)。其他的导电条带104可以是字线。一记忆层108共形地设置在叠层102和基板从叠层102之间的沟槽暴露出来的表面上。记忆层108可以是ONO(氧化物-氮化物-氧化物)层、或BE-SONOS(能带工程硅-氧化物-氮化物氧化物-硅)层等等。在各个沟槽中，多个通道层110沿着记忆层108配置在其上并彼此分离。通道层110可以是由多晶硅形成的薄层，可作为局部位线(local bit line)。如此一来，便能够在通道层110和导电条带104的交点定义出存储单元，从而建构出存储单元的3D阵列100。介电材料112如氧化物被填充至剩余的空间中，且气隙114可形成在介电材料112中。
3D阵列100包括设置在其中的至少一虚拟区116。该至少一虚拟区116将3D阵列100分成多个次阵列区118。该至少一虚拟区116较佳地是配置成使得3D阵列100均等地被分成次阵列区118。根据一些实施例，各个次阵列区118可包括存储单元中的200至20000行(在此，“存储单元中的n行”和“n行的存储单元”是同义词)，而相邻的虚拟区118可包括存储单元中的2至16行。虚拟区116中的存储单元可实质上相同于次阵列区118中的存储单元，而只是因为设置在其上的搭接结构使得它们失去存储单元的功能而变得“虚拟”。
第一导线302设置在3D阵列100上。第一导线302可在X方向上延伸。在一些实施例中，如第1A图所示，辅助导线304可作为源极端，直接形成在第一导线302下，以改善电阻表现。插塞306能够用于将通道层110耦接至第一导线302。根据一些实施例，第一导线302可以是共享源极线。在这样的例子中，它们可以被耦接至存储单元的源极侧。根据一些实施例，第一导线302具有约为1Ω/□～10Ω/□的一片电阻Rfc。
搭接结构200的连接结构202设置在3D阵列100的虚拟区116上。根据一些实施例，连接结构202连接第一导线302。更具体地说，如图1B所示，连接结构202可包括分别连接相邻两条第一导线302的多个连接部分204。连接结构202较佳地物理上且电性上地连接第一导线302。由于连接结构202下方的虚拟区116可包括存储单元中的2至16行，连接结构202可具有实质上跨越存储单元中的该2至16行的一宽度W1。连接结构202可借由插塞306和接触导孔308耦接至存储单元的通道层110，其中插塞306可由多晶硅形成，而接触导孔308可由金属形成。接触导孔308可设置在相同于辅助导线304的层，并作为漏极端。根据一些实施例，源极端和漏极端设置在虚拟区116上，且一源极端和对应一漏极端中彼此耦接，例如通过对应的第一导线302和连接部分204来耦接。
连接结构202和第一导线302较佳地是设置在相同的层。连接结构202和第一导线302更佳地是由相同的工艺以相同的材料形成。
图2A～2B绘示出设置在一较图1A～1B所示结构更高的层中的元件，其中图2A是透视图，而图2B是俯视图。搭接结构200可还包括多个第一跳接导孔206，将连接结构202耦接至搭接结构200的一跳接线208(绘示于图3A～3B)。此外，将存储单元耦接至位于上方的第二导线312(绘示于图3A～3B)的导孔310，可在相同于第一跳接导孔206的工艺以相同的材料形成。
图3A～3B绘示出设置在一较图2A～2B所示结构更高的层中的多条第二导线312和搭接结构200的一跳接线208，其中图3A是透视图，而图3B是俯视图。
第二导线312设置在第一导线302上。第二导线312和第一导线302是在不同的方向上延伸。在一些实施例中，第二导线312和第一导线302的延伸方向实质上彼此垂直。第二导线312可在Y方向上延伸。根据一些实施例，第二导线312可以是总体位线(global bit line)。在这样的例子中，它们可以被耦接至存储单元的漏极侧。根据一些实施例，第二导线312具有约为1Ω/□～10Ω/□的一片电阻Rsc。
搭接结构200的跳接线208设置在连接结构202上并耦接至连接结构202。跳接线208可借由第一跳接导孔206耦接至连接结构202。跳接线208耦接至一上方金属板314(绘示于图5A～5B)。跳接线208和第二导线312是在相同的方向上延伸。根据一些实施例，第二导线312的数目和跳接线208的总数目的比例在介于200∶1和20000∶1之间的范围内，例如512∶1、1024∶1或2048∶1等等。此外，类似于连接结构202，跳接线208可具有实质上跨越存储单元中的该2至16行的一宽度W2。从另一个角度来看，由于第二导线分别对应至一行的存储单元，搭接结构200的跳接线208可具有实质上等于第二导线312的一节距P的2至16倍的一宽度W2。
跳接线208和第二导线312较佳地是设置在相同的层。跳接线208和第二导线312更佳地是由相同的工艺以相同的材料形成。
在图1A～1B至图3A～3B中绘示出包括两行存储单元的虚拟区116、和对应地跨越该两行存储单元的搭接结构200。图3C和图3D绘示替代性的实施例。在图3C中，虚拟区116’包括三行的存储单元，而搭接结构200’的连接结构202’和跳接线208’对应地跨越该三行的存储单元。在图3D中，虚拟区116”包括四行的存储单元，而搭接结构200”的连接结构202”和跳接线208”对应地跨越该四行的存储单元。
图4A～4B绘示出设置在一较图3A～3B所示结构更高的层中的元件，其中第4A图是透视图，而图4B是俯视图。搭接结构200可还包括多个第二跳接导孔210，用于跳接线208的耦接。在一些实施例中，第二跳接导孔210将跳接线208耦接至上方金属板314(例如图5A的例子)。在一些实施例中，第二跳接导孔210将跳接线208耦接至一些第三导线316(例如图5C的例子)。
图5A～5B绘示出设置在第二导线312上的一上方金属板314，其中图5A是透视图，图中示出电流的路径，而图5B是俯视图。根据一些实施例，上方金属板314具有约为0.01Ω/□～0.1Ω/□的一片电阻Rtm。上方金属板314的片电阻Rtm和第一导线302的片电阻Rfc较佳地实质上满足等式：Rtm＜0.1×Rfc。片电阻Rtm和Rfc更佳地实质上满足等式：Rtm≤0.01×Rfc。如此一来，相较于第一导线302的片电阻Rfc，上方金属板314的片电阻Rtm能够忽略不计。这意味着电阻不再是紧要的问题。借由引入将第一导线302中的电流引导至上方金属板314的搭接结构200，第一导线302的负载(loading)能够大幅降低。从而减少IR压降对于阈值电压的影响。
在一些实施例中，其他元件可设置在第二导线312和上方金属板314之间。举例来说，如图5C所示，存储器结构可还包括多条第三导线316，设置在第二导线312上。上方金属板314是设置在第三导线316上。第三导线316和第二导线312是在不同的方向上延伸。根据一些实施例，第三导线316可在相同于第一导线302的方向上延伸。在形成第三导线316的例子中，第二跳接导孔210可将跳接线208耦接至第三导线316的多个部分(例如某些条第三导线316)。搭接结构200可还包括多个第三跳接导孔212，将第三导线316的所述部分耦接至上方金属板314。
现在请参照图6，其为根据实施例的制造存储器结构的方法的流程图。在步骤S41中，形成多个存储单元的一3D阵列。该3D阵列包括设置在其中的至少一虚拟区。在步骤S42中，在3D阵列上形成多条第一导线，并对应地在3D阵列的至少一虚拟区上形成用于第一导线的至少一搭接结构的至少一连接结构。在步骤S43中，在第一导线上形成多条第二导线，并在至少一连接结构上形成该至少一搭接结构的至少一跳接线。跳接线耦接至连接结构。第二导线和第一导线是在不同的方向上延伸，跳接线和第二导线是在相同的方向上延伸。在步骤S44中，在第二导线和跳接线上形成一上方金属板。跳接线耦接至上方金属板。依照需求可进行其他步骤，例如形成第一跳接导孔的步骤等等。
图7A～7B至图10A～10B绘示用于形成第二导线和跳接线的例示性工艺，其中图7A、8A、9A、和10A是剖面图，而图7B、8B、9B、和10B是对应的俯视图。在这个例示性工艺中，使用自对准双图案(self-aligned double patterning)技术。如图7A～7B所示，在一下方结构402上，可依序形成多个层404、406、和408。层404可由氮化硅形成，层406可由氧化物形成，而层408可以是由非晶硅形成的硬屏蔽层。多个定位结构410形成在层408上。定位结构410可由APF膜形成。如图7A～7B所示，定位结构410以两种间隔S1和S2彼此分离，其中间隔S1是设计成用于一般的第二导线312的形成，而间隔S2是设计成用于跳接线208的形成。举例来说，在虚拟区116包括两行存储单元的例子中，间隔S2可以是第二导线312的节距P的1.5倍。而对于包括三行存储单元的虚拟区116，间隔S2可以是2.5P。对于包括四行存储单元的虚拟区116，间隔S2可以是3.5P。接着，间隔物412形成在定位结构410的侧壁上，而定位结构被移除410，如图8A～8B所示。在一些实施例中，之后可提供用于存储器结构的周边区的一屏蔽414。借由接下来的步骤，间隔物412的图案移转至下方的层，并形成层中介电质416，如图9A～9B所示。导电材料被填入层中介电质416之间的沟槽中，从而形成第二导线312和跳接线208，如图10A～10B所示。
能够理解的是，用于制造根据实施例的存储器结构的工艺和用于制造存储器结构的典型工艺是兼容的。更具体地说，只需要调整形成少数层的工艺，例如第一导线302该层、第二导线312该层、和第二跳接导孔210该层的工艺。因此，所作的调整不会导致无法接受的成本的提高和制造时间的拉长。
现在请参照图11A～11C，将配合图11A所示的对照用的存储器结构、以及图11B和11C所示的根据实施例的存储器结构来解释IR压降的减少。
如图11A所示，在一次阵列区502的两侧可分别设置字线接垫区504。这类字线接垫区504也可提供第一导线搭接功能。然而，一个字线接垫区504需要约5微米～10微米的空间。对于存储器结构来说，额外设置字线接垫区504是占空间的。以下，跨越图11A所示的次阵列区502的电流和电阻分别定义为I和R。
在图11B的例子中，设置一个搭接结构506而将图11A所示的次阵列区502分成两个次阵列区502。搭接结构506所需的空间可小至约0.1微米，远较一个字线接垫区504所需的空间来得低。这样的一个搭接结构506的经常性支出(overhead)是可忽略的。由于作为共享源极线的第一导线是用来收集串行电流，第一导线中的电流会和两个具有搭接功能的结构之间的存储单元行数成比例。因此，借由引入如图11B所示的一个搭接结构506，第一导线中的电流减少至I/2。此外，电阻和通过的长度成比例，从而也和两个具有搭接功能的结构之间的存储单元行数成比例。因此，借由引入如图11B所示的一个搭接结构506，电阻减少至R/2。这意味着，相较于图11A的例子，第一导线的负载能够减少至1/4。
类似地，在图11C的例子中，三个搭接结构506将图11A所示的次阵列区502分成四个次阵列区502，从而第一导线的负载相较于第11A图的例子能够减少至1/16。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。