半导体结构及其形成方法与流程

本发明的实施例涉及半导体领域，更具体地涉及半导体结构及其形成方法。

背景技术：

在用于包括收音机、电视机、手机和个人计算器件的电子应用的集成电路中使用半导体。众所周知的半导体器件的一种类型是半导体存储器件，诸如动态随机存取存储器(DRAM)、或闪速存储器，两者皆使用电荷存储信息。

半导体存储器件中最新的发展涉及结合半导体技术以及磁性材料和器件的自旋电子(spin electronic)。电子的自旋极化(spin polarization)，而不是电子的电荷，用于指示“1”或“0”的状态。一种这样的自旋电子器件是自旋扭矩转移(spin torque transfer,STT)磁性隧道结(MTJ)器件。

MTJ器件包括自由层、隧道层、和钉扎层。可以通过应用穿过隧道层的电流颠倒自由层的磁化方向，这造成自由层内的注入的极化的电子在自由层的磁化上施加所谓的自旋扭矩。钉扎层具有固定的磁化方向。当电流在从自由层至钉扎层的方向上流动时，电子在相反的方向上流动，即，从钉扎层至自由层。在通过钉扎层之后，电子被极化至钉扎层的同一磁化方向；流经隧道层；以及然后至自由层内且在自由层中积累。最终，自由层的磁化与钉扎层的磁化平行，且MTJ器件将处于低电阻状态。由电流造成的电子注入被称为主注入(major injection)。

当应用从钉扎层至自由层流动的电流时，电子在从自由层至钉扎层的方向上流动。具有与钉扎层的极化方向相同的极化的电子能够流经隧道层且至钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将被钉扎层反射(阻挡)且将在自由层中累积。最后，自由层的磁化变成与钉扎层的磁化反平行(anti-parrallel)，且MTJ器件将处于高电阻状态。由电流造成的相应的电子注入被称为副注入(minor injection)。

技术实现要素：

本发明的实施例提供了一种半导体结构，包括存储区，所述存储区包括：底部通孔(BV)；再生层，位于所述底部通孔上；底部电极，位于所述再生层上；磁性隧道结(MTJ)层，位于所述底部电极上；顶部电极，位于所述磁性隧道结层上，其中，所述再生层的材料不同于所述底部通孔的材料。

本发明的实施例还提供了一种磁性随机存取存储器(MRAM)结构，包括：底部通孔(BV)；底部电极，位于所述底部通孔上方；磁性隧道结(MTJ)层，位于所述底部电极上；顶部电极，位于所述磁性隧道结层上，其中，所述磁性隧道结层的粗糙度小于

本发明的实施例还提供了一种用于制造半导体结构的方法，所述方法包括：通过第一沉积形成底部通孔(BV)；在所述底部通孔的顶面上执行化学机械抛光(CMP)；通过第二沉积在所述底部通孔上形成再生层；以及在所述底部通孔上方形成磁性隧道结(MTJ)层，其中，所述再生层的厚度在从至的范围内。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的一些实施例的半导体结构的截面图。

图2至图18是根据本发明的一些实施例的在各个阶段制造的CMOS-MEMS结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

尽管阐释本发明宽泛范围的数值范围和参数是近似值，但是尽可能精确地报告特定实例中所阐释的数值。然而，任何数值固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意味着在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非有相反规定，本发明和所附权利要求所阐释的数值参数是可以根据要求改变的近似值。至少，每个数值参数都应该至少被解释为根据所报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围都包括端点，除非另有说明。

已经持续地开发CMOS结构中的嵌入式MRAM单元。具有嵌入式MRAM单元的半导体电路包括MRAM单元区和与MRAM单元区分离的逻辑区。例如，MRAM单元区可以位于前述半导体电路的中心处，而逻辑区可以位于半导体电路的周边。注意，之前的陈述不旨在限制。关于MRAM单元区和逻辑区的其它布置包含在本发明所考虑的范围内。

在MRAM单元区中，可以在MRAM结构下方设置晶体管结构。在一些实施例中，MRAM单元嵌入在后段制程(BEOL)操作中制备的金属化层中。例如，在一些实施例中，在MRAM单元区和在逻辑区中的晶体管结构设置在在前段制程操作中制备的共同的半导体衬底中，且上述两个区中基本上相同。MRAM单元可以嵌入金属化层的任何位置中，例如，在平行于半导体衬底的表面的水平分布的邻近的金属线层之间。例如，嵌入式MRAM可以位于MRAM单元区中的第四金属线层和第五金属线层之间。水平地偏移至逻辑区，第四金属线层通过第四金属通孔连接至第五金属线层。换言之，考虑到MRAM单元区和逻辑区，嵌入式MRAM占据第五金属线层和第四金属通孔的至少一部分的厚度。在本文中，金属线层的规定的数量没有限制。一般地，本领域的普通技术人员能够理解，MRAM位于第N金属线层和第(N+1)金属线层之间，其中，N是大于或等于1的整数。

嵌入式MRAM包括由铁磁材料组成的磁性隧道结(MTJ)。底部电极和顶部电极电耦合至MTJ以用于信号/偏压(bias)传输。接着先前提供的实例，底部电极还连接至第N金属线层，而顶部电极还连接至第(N+1)金属线层。

参考图1，图1是根据本发明的一些实施例的半导体结构10的截面图。半导体结构10可以是包括MRAM单元区100A和逻辑区100B的半导体电路。MRAM单元区100A和逻辑区100B中的每个都具有位于半导体衬底100中的晶体管结构101。在一些实施例中，在MRAM单元区100A中和逻辑区100B中的晶体管结构101基本上相同。在一些实施例中，例如，半导体衬底100可以是但不限于硅衬底。在实施例中，衬底100是半导体衬底，诸如硅衬底，但是它可以包括其他半导体材料，诸如硅锗、碳化硅、砷化镓等。在本实施例中，半导体衬底100是p型半导体衬底(P-衬底)或包括硅的n型半导体衬底(N-衬底)。可选地，衬底100包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。在又一可选方式中，半导体衬底100是绝缘体上半导体(SOI)。在其他可选方式中，半导体衬底100可以包括掺杂的外延(epi)层、梯度半导体层、和/或位于另一不同类型的半导体层上面的半导体层，诸如硅锗层上的硅层。半导体衬底100可以或者可以不包括掺杂区，诸如p阱、n阱、或它们的组合。

半导体衬底100还包括重掺杂区，诸如至少部分位于半导体衬底100中的源极103和漏极105。在半导体衬底100的顶面上方且在源极103和漏极105之间设置栅极107。接触插塞108形成在层间电介质(ILD)109中，并可电耦合至晶体管结构101。在一些实施例中，ILD109形成在半导体衬底100上。可以通过用于形成这样的层的各种技术来形成ILD109，例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、溅射和物理汽相沉积(PVD)、热生长等。半导体衬底100上面的ILD109可以由各种介电材料形成，并且例如，可以是氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO₂)、掺杂氮的氧化物(例如，注入N₂的SiO₂)、氧氮化硅(Si_xO_yN_z)等。

图1示出了具有位于半导体衬底100中的掺杂区的平坦的晶体管。然而，本发明不限制于此。诸如FinFET结构的任何非平坦的晶体管可以具有凸起的掺杂区。

在一些实施例中，提供浅沟槽隔离(STI)111以限定并且电隔离邻近的晶体管。在半导体衬底100中形成一些STI 111。可以提供由合适的介电材料形成的STI 111以使晶体管与诸如其他晶体管的相邻的半导体器件电隔离。例如，STI 111可以包括氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO₂)、掺杂氮的氧化物(例如，注入N₂的SiO₂)、氧氮化硅(Si_xO_yN_z)等。STI 111还可以由任何合适的“高介电常数”或“高K”材料形成，其中，K大于或等于约8，诸如氧化钛(Ti_xO_y，例如，TiO₂)、氧化钽(Ta_xO_y，例如，Ta₂O₅)、钛酸锶钡(BST、BaTiO₃/SrTiO₃)等。可选地，STI 111还可以由任何合适的“低介电常数”或“低k”介电材料形成，其中，K小于或等于约4。

参考图1，在晶体管结构101上面设置金属化结构101'。因为第N金属层121可以不是晶体管结构101上方的第一金属层，所以用点表示金属化结构101'的省略部分。在MRAM单元区100A中，MRAM结构130设置在第N金属层121的第N金属线121'和第(N+1)金属层123的第(N+1)金属线123'之间，而在逻辑区100B中，第N金属线121'通过第N金属层121的金属通孔122连接至第(N+1)金属线123'。在一些实施例中，金属线和金属通孔填充有例如铜、金或另一合适的金属或合金的导电材料以形成一些导电通孔。不同金属层中的金属线和金属通孔形成由基本纯净的铜(例如，铜的重量百分比大于约90％，或大于约95％)或铜合金组成的互连结构，并且可以使用单和/或双镶嵌工艺形成。金属线和金属通孔可以，或可以不，基本上无铝。互连结构包括多个金属层，即M₁、M₂...M_N。在整个说明书中，术语“金属层”是指在同一层中金属线的集合。金属层M₁至M_N形成在金属间电介质(IMD)125中，该金属间电介质可以由诸如未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低k介电材料等的氧化物形成。低k介电材料可以具有低于3.8的K值，但是IMD 125的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，并可以低于约2.5。第N金属通孔122可以由各种技术形成，例如，电镀、无电镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。

参考半导体结构10的MRAM单元区100A，MRAM结构130至少包括底部通孔(BV)132、再生层(recap layer)134、底部电极131、顶部电极133、以及MTJ 135。BV 132位于第N金属线121'上。在一些实施例中，诸如化学机械抛光(CMP)操作的平坦化操作可以应用于BV 132的顶面。在一些实施例中，BV 132具有位于包括SiC 141和原硅酸四乙酯(TEOS)142的复合层中的梯形凹槽。可选地，TEOS 142可以由富含硅的氧化物(SRO)替换或与该富含硅的氧化物结合。在一些实施例中，BV 132可以包括诸如TiN或TaN的氮化物。再生层134位于BV 132上。再生层134可以包括TiN、TaN、W、Al、Ni、Co、Cu或它们的组合。在一些实施例中，诸如CMP操作的平坦化操作可以应用于该再生层的顶面。在一些实施例中，再生层134的材料不同于BV 132的材料或不同于底部电极131的材料。在一些实施例中，再生层134的厚度在从约至约的范围内。

底部电极131位于再生层134上。在一些实施例中，底部电极131可以包括诸如TiN、TaN、Ta或Ru的氮化物。MTJ 135位于底部电极131上。如图1所示，MTJ 135的侧壁由诸如氮化物层的保护层127保护。在一些实施例中，MTJ 135的顶面具有在从约2埃至约或更具体地从约至约的范围内的粗糙度。通过测量MTJ的顶面的每个凸部的高度和每个凹部的深度并且然后计算每个凸部的高度和每个凹部的深度的均方根值来限定粗糙度。在一些实施例中，通过使用诸如原子力显微镜(AFM)的显微镜来执行该测量。在MTJ层135上设置顶层133。在一些实施例中，顶部电极133可以包括诸如TiN、TaN、Ta或Ru的氮化物。在一些实施例中，顶部电极133和底部电极131由相同材料制成。可选地，顶部电极133的材料与底部电极131的材料不同。

与MRAM单元区100A和逻辑区100B相比，MRAM结构130的厚度基本等于第N金属通孔122的厚度T2和第(N+1)金属线123'的一部分的厚度T1的和。

在如图1的MRAM单元区100A中所示的一些实施例中，第(N+1)金属线123'由SiC 141和IMD 125围绕，而逻辑区域100B中的第(N+1)金属线123'和第N金属通孔122仅由IMD 125围绕。在一些实施例中，保护层127包括氮化硅。在一些实施例中，介电层129可以设置在保护层127上方。在一些实施例中，TEOS层143可以设置在SiC 141上方以围绕第(N+1)金属线123'。

在一些实施例中，MRAM结构130的BV 132与掺杂区电耦合。在一些实施例中，掺杂区是漏极105或源极103。在其它实施例中，MRAM结构130的BV 132与栅极104电耦合。在一些实施例中，半导体结构10的栅极107可以是多晶硅栅极或金属栅极。

由于形成BV 132的TiN或TaN的晶格的密度不均匀，所以在结晶期间，BV 132的顶面的一部分将凸起。在现有的方法中，MRAM结构不包括再生层。现有方法仅在BV的表面上应用CMP操作以平坦化BV的凸起。然而，即使BV的凸起可以通过CMP操作被蚀刻回，但是晶格密度均匀性问题将造成随后的底部电极凸起。因此，MTJ和底部电极或顶部电极的界面将非常粗糙(例如，将大于的粗糙度)，这将降低MRAM的性能。根据本发明的一些实施例，为了切掉BV的表面处的不均匀的晶格密度的目的，通过在BV 132和底部电极131之间形成再生层134，可以获得MTJ和顶部/底部电极之间的平坦界面。在一些实施例中，可以对再生层134应用CMP操作，这将使MTJ和顶部/底部电极的界面更平滑。减小MTJ和顶部/底部电极的表面的粗糙度将增强MRAM的性能。

图2至图18是根据本发明的一些实施例的在各个阶段制造的CMOS-MEMS结构的截面图。在图2中，提供了具有预定的MRAM单元区100A和逻辑区100B的半导体结构。在一些实施例中，在半导体衬底(未在图2中示出)中预形成晶体管结构。集成电路器件可以经受进一步的CMOS或MOS技术处理以形成本领域已知的各种部件。例如，也可以形成诸如硅化物区的一个或多个接触插塞。接触部件可以耦合至源极和漏极。接触部件包括硅化物材料，诸如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料、和/或它们的组合。在实例中，通过自对准硅化物(自对准硅化物)操作形成接触部件。

在晶体管结构上方的介电层136中图案化第N金属线121'。在一些实施例中，第N金属线121'可以通过电镀操作由在图案化的介电层136上方沉积的Cu晶种层形成。在其它实施例中，第N金属线121'可以由各种技术形成，例如，无电镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。执行平坦化操作以暴露第N金属线121'的顶面和介电层136的顶面。

在图3中，在MRAM单元区100A和逻辑区100B两者中，在第N金属线121'的顶面和介电层136的顶面上方毯式沉积包括SiC层141和TEOS/SRO层142的堆叠层的形式的阻挡层140。可以通过各种技术来形成阻挡层140，例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、溅射和物理汽相沉积(PVD)、热生长等。

在图4中，在堆叠层上方图案化光刻胶层(未示出)以暴露MRAM结构的BV区。如图4所示，通过合适的干蚀刻操作在阻挡层140中形成BV贯通孔(via hole)132'。在一些实施例中，在本操作中的干蚀刻包括采用含氟气体的反应离子蚀刻(RIE)。在一些实施例中，该干蚀刻操作可以是任何合适的介电蚀刻以在常规CMOS技术的金属化结构中形成通孔沟槽。参考如图4中所示的逻辑区100B，与MRAM单元区100A中的对应物截然相反，阻挡层140由光刻胶层(未示出)保护从而未暴露第N金属层121'的顶面。

在图5中，扩散阻挡层161毯式内衬在MRAM单元区100A中的BV贯通孔132'上方和逻辑区100B中的阻挡层140上方。接下来进行干蚀刻操作以去除扩散阻挡层161的不在BV贯通孔132'中的部分。随后，进行BV材料132的沉积以沉积在扩散阻挡层161和阻挡层140上方。BV材料132可以包括TiN或TaN。沉积的BV材料132可以由各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。由于形成BV 132的TiN或TaN的晶格的密度不均匀，所以在结晶期间，BV 132的顶面的一部分将凸起。

然后，如图6所示，回蚀刻扩散阻挡层161和沉积的BV材料132以与阻挡层140的顶面齐平。在一些实施例中，回蚀刻操作包括化学机械抛光(CMP)。在一些实施例中，即使BV的凸起可以通过CMP操作被蚀刻回，但是晶格密度均匀性问题将造成随后的底部电极凸起。

在图7中，在沉积的BV材料132和阻挡层140上方毯式形成再生层134的沉积。沉积的再生层134可以包括TiN、TaN、W、Al、Ni、Co、Cu或它们的组合。在一些实施例中，再生层134可以通过原子层沉积(ALD)操作沉积至预定的厚度。可选地，再生层134可以通过化学汽相沉积(CVD)操作沉积至第一厚度并且然后通过CMP操作减薄至预定的厚度。在一些实施例中，再生层的第一厚度可以是且预定的厚度可以在从约至约的范围内。

在图8中，底部电极131沉积在再生层134上。底部电极131可以包括TiN、TaN、Ta或Ru。沉积的底部电极131可以由各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。

然后，MTJ 135以多材料堆叠件的形式沉积在底部电极131上方。在一些实施例中，MTJ 135具有在从约至约的范围内的厚度。在一些实施例中，如果已经通过CMP操作完成再生层134，则MTJ 135的顶面具有约的粗糙度。在一些实施例中，如果尚未通过CMP操作完成再生层134，则MTJ 135的顶面具有约的粗糙度。MTJ 135可以由各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。在一些实施例中，MTJ 135可以包括铁磁层、间隔件、以及覆盖层。在铁磁层上形成覆盖层。铁磁层的每个都可以包括铁磁材料，其可以是金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。间隔件可以包括非铁磁金属，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等。另一间隔件还可以包括绝缘体，例如，Al₂O₃、MgO、TaO、RuO等。覆盖层可以包括非铁磁材料，其可以是金属或绝缘体，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al₂O₃、MgO、TaO、RuO等。覆盖层可以减小其相关联的MRAM单元的写入电流。铁磁层可以用作自由层，自由层的磁极性或磁定向在其相关联的MRAM单元的写入操作期间可以改变。铁磁层以及间隔件可以用作固定层或钉扎层，固定层或钉扎层的磁定向在其相关联的MRAM单元的操作期间可以不改变。根据其他实施例，应该想到，MTJ 135可以包括反铁磁层。

之后是MTJ 135的形成，在MTJ 135上方沉积顶部电极133。顶部电极133可以由各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。在一些实施例中，顶部电极133包括TiN、TaN、Ta或Ru。

参考图9，为确保MRAM结构的形成，在顶部电极133上方形成掩模层(未示出)。掩模层可以具有多层结构，例如，该多层结构可以包括氧化物层、改善的图案化膜(APF)层以及氧化物层。氧化物层、APF层和氧化物层的每个都可以由各种技术形成，例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强的化学汽相沉积(PECVD)等。在一些实施例中，掩模层配置为图案化MTJ 135、顶部电极133、底部电极131和再生层134。在一些实施例中，通过RIE形成MTJ 135和顶部电极133以具有从截面所示的梯形形状。

在图10中，保护层127共形地形成在MTJ 135和顶部电极133上方。在一些实施例中，保护层127具有从约至约的厚度。注意，MTJ135的侧壁和底部电极131的侧壁由保护层127围绕以防止氧化或其它污染。随后，诸如TEOS的介电层129共形地沉积在保护层127上方。在一些实施例中，将根据相对于顶部电极133的顶面的介电层129的顶面的高度确定介电层129的厚度。例如，逻辑区100B处的介电层129的顶面将高于或约等于MRAM结构的顶部电极133的顶面。

在图11中，在介电层129上实施平坦化操作，从而使得MRAM单元区100A和逻辑区100B上的介电层129的顶面基本平坦。如图10所示，在平坦化操作之后，从介电层129暴露顶部电极133的顶面。注意，顶部电极133的顶面应该由TiN或TaN组成，而不管顶部电极是单层还是复合材料层。

在图12至图14中，如图12所示，通过回蚀刻操作，从逻辑区100B去除阻挡层140的上部部分、保护层127、介电层129。因此，MRAM单元区100A高于逻辑区100B。在图13中，形成介电层-低k介电层复合物180以共形地覆盖MRAM单元区100A和逻辑区100B。在图13中可以观察到阶梯差(step difference)181，因此，执行如图13中示出的回蚀刻操作以获得基本上平坦的顶面以用于在MRAM单元区100A和逻辑区100B两者中的接下来的沟槽的形成。注意，在前述平坦化操作之后，介电层-低k介电层复合物180的介电层183事实上保留在逻辑区100B中。刻意地保持介电层183以用作后续沟槽的形成的保护层。在光刻胶剥离操作期间，介电层183可以防止酸溶液损坏低k介电层。

在图15中，在平坦化的介电表面上方图案化光刻胶(未示出)以形成用于金属线和金属通孔的沟槽。例如，在MRAM单元区100A中，在MRAM结构130上方形成第(N+1)金属线沟槽123A，以暴露MRAM结构130的顶部电极133的顶面。在逻辑区100B中，第N金属通孔沟槽和第(N+1)金属线沟槽(组合为123B)形成在第N金属线121'上方，暴露第N金属线121'的顶面。

在图16和图17中，例如，通过常规的双镶嵌操作，导电金属填充金属线沟槽/金属通孔沟槽(在下文中为“沟槽”)。通过电镀操作，用导电材料填充图案化的沟槽，且使用化学机械抛光(CMP)操作、蚀刻操作或它们的组合从表面去除导电材料的过量部分。以下提供了电镀沟槽的细节。第(N+1)金属线123'可以由W形成，且更优选地由包括AlCu的铜(Cu)(共同地，为Cu)形成。在一个实施例中，使用与本领域的那些相似的镶嵌操作形成第(N+1)金属线123'。首先，穿过低k介电层蚀刻沟槽。可以通过诸如电感耦合等离子体(ICP)蚀刻的等离子体蚀刻操作执行该操作。然后，可以在沟槽侧壁上沉积介电衬垫(未示出)。在实施例中，衬垫材料可以包括可以通过诸如物理汽相沉积(PVD)或包括等离子体增强的化学汽相沉积(PECVD)的化学汽相沉积(CVD)的等离子体沉积操作形成的氧化硅(SiO_x)或氮化硅(SiN_x)。接下来，在沟槽中镀敷Cu的晶种层。注意，Cu的晶种层可以被镀敷在顶部电极133的顶面上方。然后，在沟槽中沉积铜层，接下来诸如通过化学机械抛光(CMP)平坦化铜层，向下至低k介电层的顶面。暴露的铜表面和介电层可以共平面。

在平坦化操作去除如图17中所示的导电金属的多余部分之后，形成位于MRAM单元区100A和逻辑区100B两者中的第(N+1)金属线123'，以及位于逻辑区100B中的第N金属通孔122。在图18中，在低k介电层中形成随后的阻挡层141和第(N+1)金属通孔沟槽以及第(N+2)金属线沟槽。后续处理可进一步包括在衬底上方形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各种接触件/通孔/线和多层互连部件配置为连接集成电路器件的各个部件或结构。额外的部件可以提供至包括形成的金属栅极结构的器件的电互连。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，和诸如金属线的水平互连件。各个互连部件可以实施各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，镶嵌和/或双镶嵌操作用于形成铜相关的多层互连结构。

由于形成BV 132的TiN或TaN的晶格的密度不均匀，所以在结晶期间，BV 132的顶面的一部分将凸起。在现有的方法中，MRAM结构不包括再生层。现有方法仅在BV的表面上应用CMP操作以平坦化BV的凸起。然而，即使BV的凸起可以通过CMP操作被蚀刻回，但是晶格密度均匀性问题将造成随后的底部电极凸起。因此，MTJ和底部电极或顶部电极的界面将非常粗糙(例如，将大于的粗糙度)，这将降低MRAM的性能。根据本发明的一些实施例，为了切掉BV的表面处的不均匀的晶格密度的目的，通过在BV 132和底部电极131之间形成再生层134，可以获得MTJ和顶部/底部电极之间的平坦界面。在一些实施例中，可以对再生层134应用CMP操作，这将使MTJ和顶部/底部电极的界面更平滑。减小MTJ和顶部/底部电极的表面的粗糙度将增强MRAM的性能。

本发明的一些实施例提供一种半导体结构。该半导体结构包括存储区。存储区包括底部通孔、BV上的再生层、再生层上的底部电极、底部电极上的磁性隧道结层、以及MTJ层上的顶部电极。再生层的材料不同于BV的材料。

本发明的一些实施例提供一种磁性随机存取存储器(MRAM)结构，包括：底部通孔、BV上方的底部电极、底部电极上方的磁性隧道结层、以及MTJ层上方的顶部电极。MTJ层的粗糙度小于

本发明的一些实施例提供了一种用于制造半导体结构的方法。该方法包括通过第一沉积形成底部通孔；在BV的顶面上执行化学机械抛光；通过第二沉积在BV上形成再生层；以及在BV上方形成磁性隧道结层。再生层的厚度在从约至约的范围内。

本发明的实施例提供了一种半导体结构，包括存储区，所述存储区包括：底部通孔(BV)；再生层，位于所述底部通孔上；底部电极，位于所述再生层上；磁性隧道结(MTJ)层，位于所述底部电极上；顶部电极，位于所述磁性隧道结层上，其中，所述再生层的材料不同于所述底部通孔的材料。

根据本发明的一个实施例，其中，所述再生层的材料不同于所述底部电极的材料。

根据本发明的一个实施例，其中，所述底部通孔包括TiN、TaN或它们的组合。

根据本发明的一个实施例，其中，所述底部电极包括TiN、TaN、Ta、Ru或它们的组合。

根据本发明的一个实施例，其中，所述再生层包括TiN、TaN、W、Al、Ni、Co、Cu或它们的组合。

根据本发明的一个实施例，其中，所述磁性隧道结层的粗糙度小于

根据本发明的一个实施例，其中，所述再生层包括至少的厚度。

根据本发明的一个实施例，半导体结构还包括：邻近所述存储区的逻辑区。

本发明的实施例还提供了一种磁性随机存取存储器(MRAM)结构，包括：底部通孔(BV)；底部电极，位于所述底部通孔上方；磁性隧道结(MTJ)层，位于所述底部电极上；顶部电极，位于所述磁性隧道结层上，其中，所述磁性隧道结层的粗糙度小于

根据本发明的一个实施例，磁性随机存取存储器结构还包括：介于所述底部通孔和所述底部电极之间的再生层。

根据本发明的一个实施例，其中，所述再生层的材料不同于所述底部通孔的材料。

根据本发明的一个实施例，其中，所述底部通孔包括TiN、TaN或它们的组合。

根据本发明的一个实施例，其中，所述再生层包括在从至的范围内的厚度。

根据本发明的一个实施例，其中，所述再生层包括TiN、TaN、W、Al、Ni、Co或Cu。

本发明的实施例还提供了一种用于制造半导体结构的方法，所述方法包括：通过第一沉积形成底部通孔(BV)；在所述底部通孔的顶面上执行化学机械抛光(CMP)；通过第二沉积在所述底部通孔上形成再生层；以及在所述底部通孔上方形成磁性隧道结(MTJ)层，其中，所述再生层的厚度在从至的范围内。

根据本发明的一个实施例，其中，形成所述再生层包括执行原子层沉积(ALD)操作。

根据本发明的一个实施例，其中，形成所述再生层包括执行化学汽相沉积(CVD)操作。

根据本发明的一个实施例，在形成所述再生层之后，方法还包括在所述再生层的顶面上执行化学机械抛光。

根据本发明的一个实施例，其中，所述磁性隧道结层的粗糙度小于

根据本发明的一个实施例，方法还包括：在所述再生层上形成底部电极；以及在所述磁性隧道结层上方形成顶部电极。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

此外，本申请的范围不旨在限制于说明书中所述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。