晶片级芯片尺寸封装体的制作方法

本披露涉及半导体封装体，并且更具体地，本披露涉及一种具有边缘保护的晶片级芯片尺寸封装体。

背景技术：

晶片级芯片尺寸封装体(WLCSP)是通常用于移动电话、个人数字助理(PDA)、笔记本计算机、打印机和类似装置中的小型集成电路(IC)封装体。WLCSP通常具有不大于IC裸片面积的1.2倍的面积。其是可以通过常规表面安装技术被固定于印刷电路板(PCB)上的单裸片、直形表面可安装封装体。IC裸片的焊盘通过单独的焊球连接至PCB的焊盘，这些焊球通常无需底部包封并且通常无需IC裸片与焊球之间的键合接线。这降低IC裸片与PCB之间的电感并且提高了信号质量。球距通常不大于1毫米(mm)。焊盘被直接蚀刻或印刷到硅晶片上，导致半导体封装体接近于IC裸片的尺寸。为此原因，其被命名为晶片级芯片尺寸封装体。

一些WLCSP是直接凸块设计，其中，焊球被直接放置在裸片上的键合焊盘上方。然而，许多WLCSP使用重分布层(RDL)作为在重钝化之后所施加的铜互连层或其他金属互连层以将原始键合焊盘引导至不在原始键合焊盘正上方的新焊球位置。在RDL技术中，用聚合物电介质层来重钝化裸硅晶片，但是原始键合焊盘被暴露出来。在重钝化之后施加铜重分布层以将原始键合焊盘引导至新焊球位置。第二聚合物钝化层或电介质层隔离铜RDL层。在放置好焊球之后，裸片被单片化(即，被切割)。

晶片级芯片尺寸封装体通常包括在半导体衬底上的后段制程(BEOL)层，该后段制程层是在IC制造的后面或“后段”部分过 程中所施加的。包括晶体管、电容器和电阻器在内的单独器件在晶片上互连。BEOL层包括触点、绝缘层(电介质)、金属层和键合位点。可以添加3个到10个层之多以形成BEOL层。这之后是施加钝化层、第一电介质层、RDL层和第二电介质层。重钝化层和电介质层赋予在BEOL层的边缘处的拉伸性应力，在那个边缘附近造成脱层风险。这导致了器件故障。可能令人期望的是通过降低在BEOL层的边缘处的拉伸性应力而增加可靠性。

技术实现要素：

本公开用于处理可靠性的问题。提供本概述以引入在以下详细描述中进一步描述的一系列概念。通常，一种晶片级芯片尺寸封装体(WLCSP)包括半导体衬底以及在该半导体衬底上并且具有从该半导体衬底的相邻外围边缘向内凹陷的外围边缘的后段制程(BEOL)层。第一电介质层在该BEOL层之上并且包绕该BEOL层的该外围边缘。重分布层在该第一电介质层之上并且第二电介质层在该重分布层之上。

BEOL层的外围边缘可能处于压缩性应力下。第一电介质层可以具有从半导体衬底的相邻外围边缘向内凹陷的外围边缘。第二电介质层可以具有从第一电介质层的相邻外围边缘向内凹陷的外围边缘。

BEOL层可以包括最上部钝化层，该最上部钝化层在其中具有多个键合焊盘开口、以及多个键合焊盘，其中，每个键合焊盘通过该多个键合焊盘开口中的对应键合焊盘开口被暴露。第二电介质层可以在其中具有多个焊球开口。多个焊球可以被包括在内。每个焊球可以延伸穿过多个焊球开口中的对应焊球开口。重分布层可以包括多条导电迹线，其中，每条导电迹线在给定键合焊盘与相应焊球之间延伸。例如，半导体衬底可以包括硅。

一种晶片级芯片尺寸封装体(WLCSP)包括：半导体衬底；后段制程(BEOL)层，后段制程层在半导体衬底上并且具有从半导体 衬底的相邻外围边缘向内凹陷的外围边缘；第一电介质层，第一电介质层在BEOL层之上并且包绕BEOL层的外围边缘以将BEOL层的外围边缘限制于压缩性应力下并且具有从半导体衬底的相邻外围边缘向内凹陷的外围边缘；重分布层，重分布层在第一电介质层之上；以及第二电介质层，第二电介质层在重分布层之上并且具有从第一电介质层的相邻外围边缘向内凹陷的外围边缘。

根据实施例，BEOL层包括最上部钝化层，最上部钝化层在其中具有多个键合焊盘开口、以及多个键合焊盘，其中，每个键合焊盘通过多个键合焊盘开口中的对应键合焊盘开口被暴露。

根据实施例，第二电介质层在其中具有多个焊球开口；并且进一步包括多个焊球，其中，每个焊球延伸穿过多个焊球开口中的对应焊球开口。

根据实施例，重分布层包括多条导电迹线，其中，每条导电迹线在给定键合焊盘与相应焊球之间延伸。

根据实施例，半导体衬底包括硅。

一种用于制作晶片级芯片尺寸封装体(WLCSP)的方法可以包括：形成后段制程(BEOL)层，该后段制程层在该半导体衬底上并且具有从该半导体衬底的相邻外围边缘向内凹陷的外围边缘。该方法包括：形成第一电介质层，该第一电介质层在BEOL层之上并且包绕BEOL层的外围边缘。该方法进一步包括：在第一电介质层之上形成重分布层并且在重分布层之上形成第二电介质层。

根据非限制性示例，晶片级芯片尺寸封装体(WLCSP)使用边缘保护将后段制程(BEOL)层的边缘处的应力从拉伸性应力改变为压缩性应力并降低了脱层的风险。在重钝化层和电介质层下的应力被显著减小，赋予了WLCSP更高的可靠性。

附图说明

其它目的、特征和优势将从下面结合附图给出的详细描述中变得显而易见，在附图中：

图1是根据非限制性示例的晶片级芯片尺寸封装体(WLCSP)的透视图。

图2是图1的WLCSP的一部分的截面图并且示出了根据非限制性示例的包绕BEOL层的外围边缘的第一电介质层。

图3是高级流程图，示出了根据非限制性示例的一种形成WLCSP的方法。

图4是局部截面图，示出了根据非限制性示例作为制造WLCSP过程中的步骤的传入晶片。

图5是类似于图4的局部截面图，示出了根据非限制性示例的对晶片进行激光开槽的步骤。

图6是又另一个局部截面图，示出了根据非限制性示例的锯切割激光沟槽的步骤。

图7是另一个局部截面图，示出了根据非限制性示例的所施加的电介质层。

图8是局部截面图，示出了根据非限制性示例在单片化之后晶片的末端部分。

图9是常规WLCSP的末端的局部截面图，示出了由在BEOL层处的较高拉伸性应力造成的故障。

图10是针对另一个常规WLCSP的类似于图9局部截面图，示出了由在BEOL层处的较高拉伸性应力造成的故障。

图11是根据非限制性示例的WLCSP的局部截面图并且示出了根据非限制性示例在BEOL层处减小的应力。

具体实施方式

现在将参照附图在下文中更为全面地描述不同的实施例，在附图中示出了优选实施例。可以对许多不同的形式进行阐述，并且所描述的实施例不应被解释为被限制到在此所阐述的实施例。相反，提供这些实施例以使得本披露将是全面和完整的，并且将向本领域技术人员完全传达范围。

根据非限制性示例，晶片级芯片尺寸封装体(WLCSP)使用边缘保护将后段制程(BEOL)层的边缘处的应力从拉伸性应力改变为压缩性应力并降低了脱层的风险。在重钝化层和电介质层下的应力被显著减小，赋予了WLCSP更高的可靠性。

在图1和图2中的以10总体上示出了示例性WLCSP。如所展示的，在这个示例中，WLCSP 10包括由作为集成电路(IC)裸片的硅形成的半导体衬底12。如图2中所示，后段制程(BEOL)层14在半导体衬底12上并且具有从半导体衬底的相邻外围边缘向内凹陷的外围边缘16。BEOL层14包括具有多个开口20的最上部钝化层18。在图2的部分截面图中，仅示出一个开口20。

多个键合焊盘22被定位半导体衬底12上在BEOL层14处，其中，在图2中展示了一个键合焊盘22。每个键合焊盘22被该多个键合焊盘开口20中的对应键合焊盘开口暴露出来。第一电介质层24在BEOL层14之上形成并且包绕BEOL层的该外围边缘16。因为由包绕外围边缘16的第一电介质层24所给予的，BEOL层14的这个外围边缘16处于压缩性应力中。这个第一电介质层24具有从半导体衬底12的相邻外围边缘向内凹陷的外围边缘26。重分布层(RDL)28是在第一电介质层24之上形成的。第一电介质层24在键合焊盘22处被暴露以允许RDL 28来接触这些键合焊盘。第二电介质层30形成于RDL层28之上并且具有从第一电介质层14的相邻外围边缘26向内凹陷的外围边缘32。第二电介质层具有多个开口34，其中，在图2中展示了一个开口。

如图1中所示，多个焊球36由WLCSP 10承载。每个焊球36延伸穿过该多个焊球开口34中的对应焊球开口以形成接触印刷电路板(PCB)的焊球阵列。重分布层28包括多条导电迹线38。如图2中所示，每条导电迹线30在给定键合焊盘22与相应的焊球36之间延伸，示出了一条导电迹线，其中，在焊球36与键合焊盘22之间进行电接触。

最上部钝化层18以及第一电介质层24和第二电介质层30可以 形成为在其上旋涂的层或者通过本领域技术人员已知的其他加工技术而形成。键合焊盘可以形成为常规的铝键合焊盘或其他合金键合焊盘。可以使用本领域技术人员已知的半导体制造技术在半导体表面之上沉积最上部钝化层18。可由聚酰亚胺、氮化硅(SiN)、SIO₂或PSG(磷硅玻璃)形成钝化层18。其他制造技术可以包括溅射或本领域技术人员已知的其它半导体制造技术。第一电介质层24和第二电介质层30可以由聚酰亚胺或本领域技术人员已知的其他电介质材料形成。

最上部钝化层18和第一电介质层24相邻键合焊盘22地被去除以暴露那个键合焊盘并形成键合焊盘开口20。第一电介质层24在键合焊盘22处覆盖最上部钝化层18，从而在该键合焊盘处封边。最上部钝化层18和第一电介质层24可以各自在厚度上范围从3微米到10微米，并且在一个示例中，各自约5微米至7微米。RDL 28在一个示例中是由铜形成的，或者可以由沉积的金属的多个薄层形成。可以在RDL 28处使用多种金属来满足粘合、阻挡、导体和保护的需求并且可以被图案化为导体以用于对焊球和触点进行重定位(重分布)。示例金属可以包括钛、铜和镍并且可以在一个示例中具有范围从3微米至4微米的厚度并且具有约25微米的线宽。

因为RDL 28是金属并且需要保护，所以第二电介质层30被沉积并且稍后被图案化。其厚度也约为3微米到10微米，但其在厚度上可以根据最终使用应用而更加厚并厚达约20微米或者更厚。那个第二电介质层30用绝缘层覆盖原始键合焊盘22的区域并且使新键合焊盘的金属暴露于在RDL 28处形成的迹线38上。如图2中所示，以本领域技术人员已知的方式在迹线38处的新键合焊盘处沉积焊球36。焊球36可以改变大小，但在一个示例中约为100um至200um。它们可以根据最终应用以及WLCSP被表面安装至其上的PC板来改变大小。如本领域技术人员已知的，焊球36可以由常规引线和锡材料形成，但在一个示例中，其他合金可以被使用。

图1中示出的WLCSP 10是示例性器件，如以八个焊球36阵列 在晶片级上所制造的EEPROM。WLCSP可以用于许多其它类型的器件并在大小和形成阵列的焊球的数量上发生变化。在本示例中，可以使用具有范围从217℃至221℃的近共晶熔点的SAC(锡银铜)合金来制造无引线焊球36。因此，WLCSP 10与标准回流工艺相兼容。可以选择焊球36直径以准许拾放制造工艺与对球栅阵列(BGA)封装体有用的现有设备相兼容并且与针对标准IC的PCB设计规则相兼容。在胶带和卷封装中可以递送如WLCSP 10的可用器件，其中，在载体胶带空腔的底部上朝下放置焊球36。图1中示出的WLCSP10示例大约为1毫米(mm)乘以大约1mm并且厚为大约0.30mm至0.58mm。实际尺寸可以根据最终使用应用和IC裸片的尺寸而发生变化。

在图3中示出了示例性制造方法50。工艺开始(框52)。后段制程(BEOL)层形成于半导体衬底上并且具有从半导体衬底的相邻外围边缘向内凹陷的外围边缘(框54)。第一电介质层形成于BEOL层之上并且包绕BEOL层的外围边缘(框56)。重分布层形成于第一电介质层之上(框58)。第二电介质层形成于重分布层之上(框60)。工艺结束(框62)。

图4至图8示出了WLCSP 10的制造步骤的序列，从半导体衬底被形成为具有在其中形成的多个半导体裸片的半导体晶片70开始。展示了两个裸片，如裸片1和裸片2。图4、图5和图6未示出BEOL层、钝化层或电介质层的半导体晶片70的局部截面图。应理解的是，可以在传入晶片70上形成大量的裸片。如图5中所示，激光在两个裸片之间形成沟槽72。激光沟槽可以在深度和宽度上为几微米，例如，3微米至10微米。在这之后是用机械锯进行一步切割(图6)以在两个裸片之间形成锯槽74，该锯槽小于约100微米并且在示例中在深度和宽度上范围从50微米到100微米。图7示出了第一裸片和第一裸片的更多细节，包括施加到晶片上的BEOL层14以及第一电介质层24和第二电介质层30。在图7的局部展示中，未示出RDL层和最上部钝化层。第一电介质层24被施加于BEOL层 14之上并且包绕BEOL层14的该外围边缘16。尽管钝化层和电介质层18、24、30通常约3微米至10微米，可以根据针对WLCSP 10的最终使用应用来使用厚达约10微米至20微米的更大厚度。在某些示例中，在边缘处以提供保护并给予压缩性应力的第一电介质层24可以达100微米，但这将是更加少见的示例。图8的放大的侧部的正视图示出了在第一电介质层24之上的重分布层28以及在BEOL层14上的最上部钝化层18。如在图8中最佳示出的，第一电介质层24包绕BEOL层14的外围边缘16以在BEOL层处给予压缩性应力并减少脱层。

图9和图10示出了常规WLCSP的末端以及由在其BEOL层处的过高拉伸性应力造成的故障。图9示出了直形WLCSP设计配置，而图10示出了棱锥形WLCSP设计配置。在这些设计中在BEOL层处不存在来自钝化层或第一电介质层的重叠。数值以兆帕计并且示出了在MX/MN位置处给予的、产生在BEOL层处导致脱层的力的高拉伸性应变。由标有字母的标记示出了沿着边缘和长度的兆帕变化。

图11示出了根据非限制性示例的具有边缘保护的WLCSP 10，其中，在BEOL层的边缘处的应力从拉伸性变化为压缩性并且降低了脱层的风险。因此，在此WLCSP器件中具有高的多的可靠性。

本实用新型的许多修改和其他实施例对于受益于前面的描述和相关附图中呈现的教导的本领域技术人员来说将是显而易见的。因此，应当理解本实用新型不限于所披露的具体实施例，并且那些修改及实施例旨在被包括于所附权利要求书的范围内。