通用表面粘着半导体封装的制作方法

本发明涉及于印刷电路板组装中用于制造和使用表面粘贴封装包括方法和装置设计的半导体封装。
背景技术：
：半导体元件和集成电路(ics)一般被包含于半导体封装中，该半导体封装包括保护涂料或封装材料以防止部件在处理和组装期间、运输过程中和将部件安装到印刷电路板时的损坏。由于成本的原因，封装材料通常是由塑料制成。塑料“模塑化合物”在液体状态下，在未冷却并并固化为固体塑料之前注入到升至高温且其相互连通模具腔体中环绕元件。这类的封装通常被称为是“转注成型”。元件的互连借由金属导线架来执行，一般由铜制成，从半导体元件或芯片将电流和热传导到印刷电路板内及其周围。芯片和导线架之间的连接一般包括以导电或絶缘的环氧树脂将芯片粘着到导线架的“芯片垫”上，并且金属焊线，通常以金、铜或铝制成，由芯片的表面连接至导线架。其他的选择，如焊球、金凸块或铜柱可以直接用于芯片的上表面粘着连接到导线架上。虽然金属导线架在成品中充当电和热的导体，在制造过程中，导线架将暂时固定元件直到塑料硬化。在塑料固化后，通过机械切割或机械冲压，该封装芯片与同一导线架上其他已成型的封装中被相分隔开或“切割开”。切割或冲压切断开金属导线架，并且在某些情况下也切开硬化的塑料。在“引脚”半导体封装中，即封装的金属引脚或“针脚”突出超过塑料的部份，用机械成型的方法弯曲引脚将它们设置成为最终形状，在其它情况下，该金属接触到半导体发生仅可在封装的下侧存取通过导体。这种元件被称为"无引脚"封装。无论引脚或无引脚结构，在制造完成后，最终的成品包装进卷带和卷轴，作为封装到客户印刷电路板(printedcircuitboards，以下简称pcbs)的准备。引脚封装图1a所示的剖面图为传统引脚封装的一个示例，其中的金属导线架通常为铜制，包括至少两个导体1a和1b彼此间的的电性被隔离并且借由模制塑料6将其固定在一起。导体1a，该芯片垫有半导体芯片4被粘着于其上并且将机械性与电性连接借由芯片附着层10通常包括环氧树脂、导电性环氧树脂或焊料。芯片垫包括导体1a然后将延伸出模制塑料6之外的导电引脚机械弯曲以形成弯曲部分2a和平坦部分3a。焊料8a，覆盖平坦部分3a并且将导体1a和半导体芯片4电性连接到印刷电路板pcb9形成的导电路径7a上。半导体芯片4的表面包括一个或多个用于电连接的暴露金属化区域(未示出)，借由焊线5和可能还有其它的(未示出)，包括金、铜、铝或导电金属合金将电气连接。在上示例中，焊线5连接半导体芯片4的一部分到导体1b。导体1b横向延伸出模制塑料6之外且通过弯曲部分2b和平坦部分3b到pcb9的导电路径7b之上。焊料8b电性和机械性连接导体1b的平坦部分3b到pcb导电路径7b。该元件的制造涉及机械弯曲引脚以形成弯曲部分2a和2b使得平坦部分3a和3b的底部共平面以用来粘着于平坦表面之上，即pcb9。在封装的两个或两个以上的边缘带有弯曲引脚的封装，因其弯曲引脚的形状通常被称为“鸥翼式”封装。可惜的是，机械加工并不完善且受到不可避免的变化。试图按比例将鸥翼式封装缩小至薄尺寸，即制造薄型鸥翼式封装，失败于1毫米以下的高度因为机械性的变异和总封装高度无法忍受的百分比。因此，鸥翼式封装无法为薄型产品市场所用且这种封装已完全被手机和平板电脑设计所排除在外。由于其相对较低的成本鸥翼式封装仍存在于其它产品之中，然而，无法小型化的部分原因是鸥翼式封装对最小高度的限制。除了薄型应用将鸥翼式封装缩至小于0.8亳米的问题之外，如ic封装通常并不包括一个用来充当散热器的厚暴露芯片垫而且没有特殊的设计修改，因此无法消耗任何显著的功率以及有效的散热。尽管其剖面高度的限制、不良的引脚共平面性以及缺乏散热垫，鸥翼式封装的一大优势是与低成本的“波峰焊接”pcb装配方法的兼容性。以波峰焊接为基础的pcb制造相较于用于手机和平板的高科技pcb工厂使用的回焊装配更容易且便宜，提供每2x到4x的pcb面积超越回焊装配的成本优势。在消费性电子产品的大型pcb中，如那些用于hdtv的背光源，每板面积的pcb成本为一个主要的经济考量因素或引脚共平面性的限制、封装高度以及鸥翼式封装所遭受的功率消耗。鸥翼式封装包括小外形或“so”封装如8支引脚sop8、16支引脚sop16等；3支针脚小外形电晶体或“sot”封装如sot23；薄小外形封装或tsop封装如6支针脚tsop6：薄型超小外形封装如16支针脚tssop16，四边引脚扁平封装如24支针脚qfp24，和薄型四边引脚扁平封装如28支引脚lqfp。“薄型”一词是历史上相比于当时其它的鸥翼式封装且仍需要最少2mm的最小高度，即以今日对薄型意味着封装高度介于0.4mm到0.8mm间的标准而言并非薄型。图1b示出为另一种类型的表面粘着封装无法缩至薄型尺寸的剖面图。该封装被称为电晶体外形或“to”型封装，是用于功率封装需要从功率半导体元件或稳压器消耗及散热到印刷电路板。受欢迎的to封装包括用于通孔粘着的引脚to-220及其表面粘着版本，该to-252亦被称为dpak和to-263或d2pak。这种功率封装依頼背侧暴露的芯片垫1c当作散热垫用以达到散热、提高封装功率消耗并降低封装热阻的目的。亦称为散热垫，芯片垫1c可能包括额外的散热垫1d从芯片垫1c横向延伸超过模制塑料6。通常包括传导性环氧树脂或焊料使用芯片附着10将功率半导体芯片4附着到芯片垫1c。不像先前所示的集成电路封装，在功率应用，电流和热由半导体4的底部被传导出封装外。因此，半导体4的背面一般包括背面金属如钛、镍和银或金的三金属夹层以形成一个可焊的背面。于晶圆制造期间经由机械和化学薄化和基板粗糙化之后该三金属夹层被放置于芯片的背面。为了要有良好的粘着性及确保良好的欧姆接触，粗糙化是必需的，即在金属和半导体间降低接触电阻。如于图1b所示的ic封装中，半导体芯片4的表面包括一个或多个为了电连接(未示出)所暴露的金属区域，由焊线5和可能的其他(未示出)，包括金，铜，铝或导电金属合金电连接到导电引脚1b。在此示例中，焊线5连接半导体芯片4的一部分到导体1b。导体1b横向延伸出模制塑料6外并通过弯曲部分2b和平坦部分3b到pcb9的导电路径7b之上。焊料8b电性和机械性连接导体1b的平坦部分3b到pcb导电路径7b。元件的制造涉及机械弯曲引脚以形成弯曲部分2b和其它(未示出)使得平坦部分3b的底部和芯片垫1c的暴露底表面共平面用以粘着在平坦表面上，即pcb9。可惜的是，机械加工是不完善的且受到无可避免的变异，导致平坦部分3b的底部与芯片垫1c间无法匹配。在pcb9组装中，焊料8b通常由波峰焊接所形成轻易的覆盖封装引脚平坦部分3b但如所示焊料8a却无法覆盖散热垫1d，结果是，一层粘着的焊料11于粘着功率封装使用波封焊接前必须被放置于pcb导体7a上，将焊料放置于pcb上通常是使用抓取和放置机器，或在低成本工厂中，使用低成本的工厂工人手动操作，执行一次一个封装的操作，除了其有在引脚的底部与暴露芯片垫的背面为不佳的共面性外以及其无法缩小至薄型封装外形，焊料需手动放置于散热垫之下是传统表面安装功率封装的另一项缺点。图2说明制造引脚表面粘着封装的工艺流程图，两种封装皆以铜片20开始。该铜片的宽度与在封装过程中用来处理和加工的机械宽度是相匹配的。通常用于ics铜的厚度为200μm而用于功率封装则为500μm。在ics的情况下，如步骤21b所示，任选一面执行光罩蚀刻以用来定义芯片垫、引脚以及在加工过程中利用导线架框架和连接杠将所有东西固定在一起。在功率封装的情况下，如步骤21a所示，导线架必须选择性的被减薄用以从该厚芯片垫区别引脚。之后需要二次蚀刻用以定义芯片垫、引脚以及在随后的加工过程中利用导线架框架和连接杠将所有东西固定在一起。作为一替代方法，冲压可被用来定义该芯片垫、引脚和支撑，然后冲模可被选择性的用来挤压局部金属以辗薄它。这种机械加工过程虽然比蚀刻快，却产生一些问题。首先，压缩金属显示出的机械应力在蚀刻导线架是不存在的，应力可导致塑料破裂或硅晶粒接触受力金属。进一步的状况，引脚借由机械冲压减薄引脚，其变薄后引脚侧面多余的金属必须借由修整来移除。在任一情况下，该导线架被蚀刻或机械成型后准备芯片附着22，包括用于ics的环氧树脂或用于功率封装的导电环氧树脂或焊料任一种。芯片附着后(步骤22)，在ics使用金或铜焊线而于功率封装则使用铜或铝焊线来执行焊线接合23a。另外，对于功率元件，在步骤23a接合闸极焊线之后，在步骤23b贴附焊夹引脚是为了使该高电流连接到元件的上部。在步骤24，执行导线架特定塑模成型24，即每个导线架需要有其特制的导线架膜腔设计用以确保塑料仅被放置于特定的区域包括半导体、焊线接合和导线架的部分，但不包括引脚的延伸、连接杠和导线架框架。在塑料熔化而形成单独的封装后，在步骤25除胶渣操作使用机械式或化学方法去除多余的塑料。接着，为了能够提升可焊性和防止铜导线框架的氧化，塑模成型后的导线架需被电镀以锡、镍、锌或钯，然后以化学蚀刻来去除任何多余的电镀材料(步骤26)。最后在步骤27中，将引脚弯曲和切割，从在相同导线架上的其它制造中分割出每个封装芯片垫及其相对应的引脚。这个最后步骤，也被称为切割成单或修剪和除胶渣，结果个别的封装ic或功率元件准备用于电性测试。导线架的剩余部分包括连接杠、框架等，然后再循环到回收铜供将来使用。引脚封装技术的一个主要缺点是，每个封装都需要有其自己的模具，初始投资通常需要超过$100,000美元。制造商在执行计算有关他们在roi的投资和ttr上所预期的经济回报时必须考虑此初始成本，即需要多少时间可回收他们的投资。高初始投资的意想不到的后果是，企业在推出新的封装进入市场时变得更加谨慎，新的封装技术和能力变成以较慢的速度在市场上可购得，从而使创新和进步缓慢到蜗牛的速度。这些因素解释了为什么功率封装在过去五十年进展的很少。另一个在制造上的考量是单位成本每小时生产量单位或uph的影响，单位成本包括材料和人工成本加上初始投资除以uph，高初始投资和低uph皆对产品成本造成不利的贡献。虽然模塑机的uph是高的，但生产力却在每次工厂切换封装时被牺牲掉了。从一封装换到另一个封装，其模具机必须停止服务及其模穴的工具，用来限定塑料位置的加工钢块必须以手动来更改。模塑机必须重新加热，且在运行任何生产材料通过它之前常常用些试运行来重新校准以确保它运作良好。用来换模具的停机时间可以是一个小时或更长的时间。降低了平均的生产量且提高了单位生产净成本。即使是以客户服务为代价，但工厂管理层会尽量选择避免在工作班次中更换模具，对一特定客户的生产延迟一到多个班次，甚至好几天而影响到工厂最大化的生产能力。图3a所示为引脚表面粘着封装导线架、塑模成型前、后的一个例子。照片30a说明ic导线架33a于塑模成型前包括导电引脚33a和芯片垫33b。例子中所示该导线架在塑料主体两边每边包括22支引脚因此包括44支引脚，也被称为44-针脚，表面粘着封装。塑模成型后，如照片30b所示，该芯片垫、半导体芯片和接合焊线被塑料所封装，只留下暴露出的导电引脚33b的外部部分。在制造过程中，每个芯片垫被其自己个别的模制塑料所覆盖，被用于特定的封装类型于独特的模穴工具所定义。切割成单后，即，从该导线架分开的封装，如图31a和31b所示为所得封装的立体图。导电引脚的数目可能差异很大，双侧封装在每侧具有从二至七打的引脚。常见的双侧封装总共有包括3，4，6，8，12，16，18，20，24，28，32，36，40，44和48个引脚。图3b示出为小外形或“so”型封装，包括无所不在so-8的几个实例，有着8引脚33e的小外型封装，示出于上视立体图31e和仰视立体图32e，如所示封装31f有着10支引脚33f以及封装31g包括16支引脚33g。该封装示出上视立体图31d包括20支引脚33d。同一封装的仰视立体图32d说明暴露芯片垫34d用以改善热传导。然而，在制造上要保证暴露芯片垫34d和引脚33d的底部间的共面性仍然有问题。因此大多数的so型封装如36支引脚封装在上视立体图31c和仰视立体图32c所示并不包括一个暴露芯片垫，并且不用于功率应用。低引脚数封装如那些于图3c所示，通常用于单电晶体、双电晶体或小的模拟集成电路如稳压器，提供元件的功率消耗是有限的。这类的封装包括小外型电晶体或具有三支引脚33k的sot23封装31k，该薄小外形封装或tsop包括5支引脚版本33h示出上视立体图和仰视立体图31h和32h，6支引脚版本33l示出上视立体图31l，以及改善面积效率j-引脚宽体封装被称为tsop-jw示出上视立体图和仰视立体图31j和32j。引脚33j弯曲在该封装之下用以容纳比传统鸥翼式封装更大的封装主体和芯片面积。顾名思义当封装引脚具有j形，在机械的过程引脚实际上弯曲产生逆鸥翼，基本上与其他鸥翼式封装相同的除了该引脚是弯曲到封装主体之下，而非之外。高引脚数封装采用在封装的四边安置鸥翼状引脚，并因此被称为引脚方型扁平封装或lqfp封装。如图3d所示的上视立体图和仰视立体图31m和32m说明32支引脚lqfp在封装的每一侧面具有8支鸥翼式引脚33m，上视立体图和仰视立体图31n和32n说明64支引脚lqfp在封装的每一侧面具有16支鸥翼式引脚33n。上视立体图和仰视立体图31o和32o说明lqfp有鸥翼式引脚33o以及曝露芯片垫34o。如同在先前so封装所描述，要保持暴露芯片垫34o和引脚33o的底部共平面性是有问题的，因为校准完全是机械以及受到不可避免的制造变异。这种变异在薄型封装尤其严重，所以带有暴露芯片垫的lqfp封装通常高度为1毫米或以上。封装的另一个类型包括弯曲和冲压金属导线架是那些用在电晶体外形或"to"型的功率封装诸如上述dpak和d2pak于图3e所示上视立体图31p和35p以及上视图31q。在制造过程中，导电引脚33p和33q弯曲到理想的位置是与散热垫36q的底部为共平面。如所示引脚33q，引脚中间在宽度的变化为略宽。这额外的金属是于制造过程中用来将该导线架固定在一起的连接杠所剩下来的。视图30r的导线架结构所示为在修剪和分割成单之前说明该连接杠37r的位置连接至引脚33r以及芯片垫34r和散热垫36r。当上视图显示出共平面时，而实际导线架是机械冲压成多平面结构示出于上视立体图30s，其中芯片垫34s和散热垫36s被冲压并压缩到低于引脚33s和连接杠37s的高度。相对于传统的dpak和d2pak先前的说明，图3f说明了各种可供选择的封装包括类似于dpak散热器设计与8引脚封装的结合外形与sop8相似。在上视图38a，功率元件位于芯片垫上连接到4引脚40a并利用接合焊线39a于芯片表面金属连接至3引脚来承载高电流并且另一引脚用来连接电晶体的闸极或输入端。在上视图38b，功率元件位于芯片垫上连接到4引脚40b并利用接合焊线连接至闸极输入端引脚但功率乘载焊线已被铜焊夹39b所取代。上视图38c和38e说明焊夹引脚39c和39e的替代设计。上视图38d说明了大量使用金或铜焊线39d来降低封装阻值并同时消除了对于大直径焊线或焊夹的需求。最后的上视立体图38f说明另一个焊夹引脚设计39f其中该阐极引脚是被铜焊夹所连接。即使在焊夹设计清楚的说明，该铜焊夹包括在部分41f被机械弯曲的引脚，使得的焊夹引脚40f的底部被设计为与散热垫42f的背面为共平面。然而，在制造中，保持共面仍然存在问题特别是在薄型封装设计。共平面的问题显示sem剖面图，如图3g所示，其中暴露芯片垫的背面和散热垫42f与弯曲后引脚41f的平坦部分40f应为共平面。过多的弯曲将会导致引脚41f和其平坦部分40f在芯片垫与散热垫下继续延伸，而太少的弯曲则会有相反的效果，造成芯片垫和散热垫42f下的延伸底于引脚41f和其平坦部分40f。如所示，焊料44f润湿到引脚41f的侧面，但由于引脚40f和平坦部分41f的厚度致使焊锡无法完全覆盖引脚。这种额外的焊料43f于安装该引脚前必须手动放置于pcb上以用来确保焊料43f焊料引脚41f和暴露芯片垫以及散热垫被窂固的焊于板上。sop型小功率封装的例子示于图3h的照片说明封装的仰视图45g与4引脚40g没有被连接至芯片垫和带有连接散热垫的暴露芯片垫42g。仰视图45h说明一设计，其中暴露芯片垫42h没有连接到散热垫而是连接到额外4引脚，然而其余的引脚40h也没有连接到芯片垫42h。最后的图3i示出引脚功率封装如to220及其不同种类数量的显示。虽然这些封装不是表面粘着元件，从这方面来说封装引脚不平坦焊接在pcb上，为了额外冷却的散热垫可以附着或表面粘着在散热器上。上视立体图45j和仰视立体图46j说明这类带有通孔与2支引脚40j的封装。一类似封装示出其上视立体图45n和仰视立体图46n。上视立体图45k说明另一种带有通孔与2支长引脚40k和散热垫42k的封装。上视立体图45l和仰视立体图46l说明这类带有通孔与3支长引脚40l和散热垫42l的封装。上视立体图45o说明长引脚封装带有7引脚40o和散热垫42o。上视立体图46p和45o揭示了封装带有散热垫42p和复杂的引脚弯曲以至于在引脚40p形成两个不同行的弯曲。封装带有两行弯曲引脚的粘着显示在侧视立体图45m为功率封装被粘着在pcb上。无引脚封装另一类的表面粘着半导体封装是“无引脚”或“没有引脚”封装。不同于引脚封装其中导体连接该半导体芯片到突出于封装保护塑料主体两侧的外部世界，在无引脚封装，被连接至元件或ic的导体仅可用封装的底侧而非通过从封装突出的引脚连接到pcb。因为没有引脚从封装突出，无引脚封装具有若干独特的性能，一些是有利的而一些则是有限制性的。在无引脚，无引脚封装的面积效率相比引脚封装是显著改善。封装面积效率，最大的芯片尺寸被外部底面积所划分，即引脚或塑料的横向范围较大的哪个是不利于引脚封装的，因为太多的空间被浪费在向下弯曲引脚到pcb表面所需。20％到30％或更糟的封装面积效率对小封装如sot及tsop封装屡见不鲜，其中，封装面积和体积的絶大部分被塑料和用于芯片垫的金属给浪费掉了。反之，无引脚封装可以有的面积效率高达70％到80％。而且，因为没有金属从无引脚封装的侧面延伸，对相邻元件电短路的风险较小。由于在pcb上的其它元件可被放在比无引脚本身更接近无引脚封装，即无引脚封装在pcb上不需要那么大的保留区。较小的“保留区”的好处是更高的pcb面积效率，这意味着，其在相同的pcb空间有可能容纳更多的半导体芯片面积。所以，较引脚封装，无引脚封装同时提供更好的封装面积效率和pcb面积效率。无引脚封装的另一个好处是它们在本质上是共平面的。作为其制造过程的人工制品，每个电性连接的底部出现在无引脚封装的底面，根据定义，在相同的几何平面内所有都是相同的因为他们是同一块铜所构成的。针脚成形时没有引脚弯曲的涉及所以封装的暴露导体在成形时也没有机械变异的存在，也被称为外引脚或“平台”。此外，由于芯片垫是由相同厚度均匀的共同铜片所形成的，如同暴露的导体包括封装的电性连接或导体平台，芯片垫的底部与所有封装的连接于本质上为共平面。因此，无引脚封装的芯片垫自然的被暴露于封装的底面，即不从pcb被分离，如同其在制造过程中不可避免的人工制品。若芯片垫被分离或暴露是所需的，在无引脚封装制造顺序中额外的步骤是必然的以确保在模塑成形过程中芯片垫能完全为塑料所密封。于图4的上半部图中说明导线架50的剖面显示多个产品同时被制造。如所示，使用导电或绝缘的环氧树脂将半导体芯片54a附着到暴露芯片垫51a。接合焊线55a电性连接半导体芯片54a到导电平台51b以及接合焊线55b电性连接半导体芯片54a到导电平台51c。整个元件包括导线架、芯片以及接合焊线被密封在模制塑料56中。于导线架50相邻的区域，半导体芯片54b被附着到暴露芯片垫51d且借由接合焊线55c和其它连接(仅示出部分)电性连接到导电平台。单独的产品由切割线59所定义，所以虽然导电平台51b和51e，和类似导电平台51c和51f实际上包括共同的铜块，在切割过程中它们被分离到不同的产品中。在切割成单、切割或可选择的机械冲压期间，切割是将模制塑料56和铜导线架从其邻居中分开成为单独的产品，以及切掉任何与导线架框架和连接杠的任何连接。切割成单后产品的例子如图4中下半部图被示出其中产品包含了半导体芯片54a。因为切割沿着线51b将铜和塑料切开，导电平台51b的横向延伸和模制塑料56与垂直切割线59重合，对无引脚封装形成垂直的侧壁。由于其制造过程，没有引脚可横向突出超过塑料，所以给予该封装其描述为“无引脚”。粘着无引脚封装到印刷电路板，电性连接导电平台51c和51b以及暴露芯片垫51a到pcb导电路径7，焊料或锡膏层61于放置封装到pcb前须先铺在表面。这意味着焊料或锡膏61必须印刷或涂布到pcb上所选择的地方以作为pcb制造的部分。该产品被放置在锡膏之上后，pcb借由“回焊炉”或带式加热炉以进行加热焊膏超过其熔点并电性和机械连接该产品的导电平台51c和51b和暴露芯片垫51a到pcb的导电路径7。然而，由于锡膏必须事先涂布到pcb上，并且昂贵的温度调节器在回焊炉或带式加热炉是必要的，回焊pcb制造的制造成本可是简单波峰焊接的二到四倍，其中只需简单的将pcb和元件浸于焊料中。这种较高的组装成本代表着无引脚封装主要缺点之一。图5所示为无引脚封装的制造工艺说明流程图，其中铜片(步骤60)可用蚀刻或冲压(步骤61)来定义该导线架的芯片垫、导电平台、连接杠和框架，然后电镀可焊金属如锡，镍等以抑制铜的氧化。一旦导线架被准备好即可开始产品的制造包括芯片附着(步骤63)、焊线接合(步骤64)、塑模成型(步骤65)、切割、冲切或切割成单(步骤66)以及除胶渣蚀刻(步骤67)用来移除从切割或冲切所残留的塑胶料。不像引脚封装，其中每个个别的部分皆须其自已预先定义的模穴来隔离该塑料周围的单品，在无引脚封装制造整个矩阵或产品阵列组装然后模塑成型为共同的塑料块。这个过程于图6a中以图片示出，其中模塑前共同的导线架70a包括在单一导线架上的拥有数百个不同且独立产品71a的芯片垫和导电平台。然而，塑模成型后的导线架72a仅包括几个大的模制塑料块73a，每个塑料块包括数十个产品借由切割或冲切被分开这种不同尺寸的产品可以借由更换导线架与无须更换塑模成型机或模穴治具来简单的被生产。此特质，无引脚封装制造是有能力制作不同尺寸的产品代表着一个重大的效益并且具吸引力的优势解释了当今封装的广泛成功和普及运用。使用上述方法制得的各种四边无引脚封装在图6b中示出。从四边引脚封装借用的一个命名法，即lqfp或引脚四边扁平封装，四边无引脚封装被称为四边扁平无引脚封装或qfn封装。该术语四边或四面意味着电性连接存在于封装的四个边缘，但在每一边上不一定限于有相同数量的导电平台。例如，仰视立体图75b中所示的qfn总共具有20个导电平台76b包括在两边缘上的6个导电平台和另外两边缘上的4个导电平台。它还有一个暴露芯片垫77b，其电性可连接到导电平台之一。上视立体图74b清楚地揭示在封装上没有引脚是明显的或从其侧面突出。唯一的金属小片，用塑料封装侧壁切割齐平，露出导电平台的位置。虽然构成一个明显可识别的特征，在封装垂直侧壁的暴露金属在用于焊接的区域是不够的。相反的，电性连接必须在封装下面进行，直接连接到导电平台76b。同样的，仰视立体图75c示出一个带有64个导电平台垫76c，每一边缘上16个以及一个暴露芯片垫77c的封装。上视立体图74c示出了没有突出识别导电引脚的存在。仰视立体图75d说明了暴露芯片垫77d和40个导电平台76d的qfn型无引脚封装的仰视立体图，每个边缘10个导电平台及其相对应的上视立体图。示出于仰视立体图75e为另一个qfn封装设计也带有40个导电平台76e不同的是芯片垫77e比之前设计的芯片垫77d大。市售的四边qfn无引脚封装皆在固定毫米的增量，如2×2，3×3，4×4，5×5，6×6等。虽然封装尺寸可被标准化，对于该暴露芯片垫没有相对应的标准化尺寸。例如，图6c中的仰视立体图74f说明具有64个平台垫76f的封装，四边每边十六个，但带有的暴露芯片垫77f仅包括总封装面积和底面积的一小部分。芯片垫设计上的变化在较小的qfn封装特别明显，如带有16导电平台的大型芯片垫77l的封装的仰视立体图75l与带有12导电平台相对大的芯片垫77j的封装的仰视立体图75j相比。如图6d所示，无引脚封装也可用在选择矩形的版本，通常具有低纵横比，如2×3，3×5等。例如，示于上视立体图74q和仰视立体图75q的矩形qfn，包括38个导电平台76q，结合沿着封装的长边放置的12个导电平台和放置在短边的7个导电平台。暴露芯片垫77q可被电性连接到一个或多个的导电平台或是电性被绝缘，从而使封装能够用以支持39不同的电性连接。无引脚封装设计中的另一个变型，导电平台仅位于在封装的两边，而非所有四边。这样的封装被称为dfn封装，其中dfn是的双边扁平无引脚封装的缩写。例子包括仰视立体图75p所示的该dfn封装包括细长芯片垫77p和六个导电平台76p，仰视立体图75t所示的封装还包括6个导电平台76t和一个交替形状的芯片垫77t。如同在先前的例子中，芯片垫77t电性可被短路到一个或多个导电平台，或可以是独立电性。在仰视立体图75r所示的设计中，一矩形dfn包括暴露芯片垫77r与在封装上的每个长边边缘带有7个导电平台。在极端情况下，该dfn设计可改造成只需2个导电平台76k，示于仰视立体图75k的封装，如图6e所示。暴露芯片垫77k功用如同第三电极性使得该封装适用于单电晶体封装，如上视立体图74k。另一种用于电晶体的无引脚封装于仰视立体图75s示出包括两个导电平台76s和小芯片垫77s。qfn和dfn无引脚封装制造也可支持双芯片设计用于两个分开的芯片垫如图6f所示的矩形封装来说明。例如，在上视立体图74g和相对应仰视立体图75g，qfn封装包括两个不同的暴露芯片垫77g，在封装的两个短边上六个等间距的导电平台76g以及在其两个长边七个不等间距的导电平台。尽管它的独特的双芯片垫设计，上视立体图74g显示与相同尺寸的单一芯片电封装是完全相同。另一个双芯片垫封装示出于上述的上视立体图74h和仰视立体图75h有两个不同的暴露芯片垫77h与6个导电平台76h，在两边缘各三个。较长的宽高比设计借由带有8个导电平台76u和两个单独的芯片垫77u的封装于仰视立体图75u示出。在pcb装配必须注意借由确保足够的间隔以防止这两个芯片垫间的短路。如图6g所示，无引脚封装也可以被制造成不带任何暴露芯片垫。例如，dfn封装底仰视立体图75n包括八个导电平台76n相对边各4个，而仰视立体图75o代表封装带有10个导电平台76o。如前所述，在该无引脚制造顺序描述中，必须包括额外的处理步骤来消除暴露芯片垫。最后在图6h示出具有弯曲边缘的qfn，其中导电平台76m以及仰视立体图75m所视其封装基底的宽度比上视立体图74m所视的封装表面尺寸大。这样的封装不能用qfn和dfn制造所描述的标准方法来制造，因为所有的塑料和金属除渣是经由切割线来进行切割或冲切其中完美垂直边缘的侧壁是不可避免的结果。反之，这样的封装要求每个独特的封装有其单独的模穴工具，很像引脚封装如sop，sot和dpak的制造。这种制造方法是借由塑模成型工艺而非切割来定义塑料的位置，排除了无引脚封装制造的主要优点之一-消除定制封装特定的模穴工具。结论无引脚封装提供了独特的优势在灵活的封装制造，共平面性，薄型的能力，和以及消除了需要昂贵的特定封装模穴治具。就它所有的优点来说，qfn/dfn无引脚封装的一个主要缺点是它不能在波峰焊接工厂中使用。因为没有从该封装横向突出的金属引脚，波峰焊接无法穿透封装下面以焊接在pcb导体上的芯片垫和导电平台。取而代之的是，在元件放置之前，该焊料必须在pcb上使用光罩来被涂布。此外，焊料流必须在昂贵的回焊炉或带式加热炉来进行使得整个pcb组装过程比简单的波峰焊接工厂为基础的生产更贵2到4倍。此外，使用简单的自动照相机检查焊接到pcb上无引脚封装的目视检查是不可能的，因为焊料不能从该上视图来确认。以昂贵的x射线检查设备取代是必需的，增加了回焊pcb制造的成本和安全风险。相比之下，如sop和sot引脚封装在pcb组装上提供了成本优势，因为他们是波峰焊接兼容以及轻易的被组装到低成本的pcb工厂，完全折旧的pcb工厂可追溯到1950年代。然而，尽管它在pcb的制造效益，引脚封装于实际封装制造上遭受到许多问题，包括引脚共平面性较差、在引脚弯曲过程时不佳的制造控制、于引脚弯曲的其间塑料有破裂的风险、塑料和引脚间分层的风险以及不能被缩放成薄型封装，特别是对于低于1毫米的封装的高度。不佳的共平面性也使得引脚封装很难以用暴露芯片垫来散热，因为该封装的弯曲引脚与芯片垫或散热垫的底部无法一贯地排成一直线。由于执行引脚弯曲时夹紧需要较长引脚尺寸，导电引脚的长度导致不良的封装和pcb面积效率并且导致过量的引脚电感，不利地影响交换性能，尤其是在功率应用中。功率元件的粘着是特别棘手的问题，因为特殊的两步骤焊接是必需的，首先将暴露的芯片垫和散热垫焊接至pcb，然后以波峰焊接该引脚。被放置在芯片垫下面的焊料厚度间的变异性在引脚弯曲过程中结合自然随机变化导致弯曲引脚的底部和pcb导体间不可预知的偏差，导致不良的连接、冷焊点、断续接触和可靠性的退化。引脚封装的另一缺点是它们的制造灵活性。引脚封装生产所需的几个制造步骤要求使用专用的机械和设备，包括封装特定的模穴治具、封装特定的导线架修剪和弯曲机械、封装特定的专用处理机，封装特定的去胶和去纬设备和更多。虽然设备一般可以被转换以适应不同的封装，结果是工厂停机用来转换生产线从一封装到另一个，导致生产力的损失和较低的uph，从而增加了每单位的制造成本。比较现有封装技术于下表总结了这些和其他的考虑。封装类型引脚ic封装引脚功率封装无引脚封装示例封装lqfp、sop、tsop、sotto(dpak、d2pak)qfn、dfn封装制造封装专用封装专用灵活、可互换高度厚(>1mm)非常厚(>2mm)薄型(<0.8mm)引脚共面性难难优功率消耗差优好pcb工厂波峰焊接回焊pcb成本低中等高检查光学相机光学，一些x射线需要x射线显然从以上所述，没有现有的封装满足市场的综合需求。此外，现今使用的每一类的表面粘着封装需要完全不同的半导体封装工厂来制造，迫使封装公司他们的市场鲜少有机会去拓展新市场才不至于产生显著的额外资金成本。所需要的是一个单一的封装设计和制造程序视其能够产生表面粘着封装灵活地对于波峰焊接与回焊进行组装，便于芯片垫和导电引脚间优越的共平面性，达到低封装高度，提供良好的热功率消耗，减少封装电感，并消除对封装特定设备如模穴治具和引脚设备的需求。技术实现要素：本发明的方法利用一个更好但非必要的导线架，按照在上述参考的美国申请no.14/056,287中描述的方法制造。该导线架包括多个芯片垫和引脚。每个芯片垫和其相关连的引脚通常相对应到完成的封装，虽然有些封装可能包括两个或更多芯片垫。有些引脚和芯片垫被连在一起，包括在相邻封装内的引脚可能跨越封装最终被分离的切割道被连接在一起，且为了额外的稳定性，在制造时期间连接杠和框架都可被用来将芯片垫和引脚相互连接在一起。当观察垂直截面时该引脚可为z形，若是如此，它们每一个都包括垂直柱段、悬臂段和底脚。该悬臂段是位于芯片垫垂直柱段的上面水平往内凸出，该底脚是位于垂直柱段的底部水平往外凸出。该垂直柱段通常与悬臂段和底脚形成直角和锐角。该底脚的底部表面与其它引脚的底脚的底部表面以及与芯片垫的底部表面，如果被暴露，是共平面的。在其它实施例中，该引脚不包括底脚，也有可能不包括悬臂段。引脚可被附着到芯片垫。在一些实施例中，散热垫从芯片垫延伸以改善热传导，该散热垫可终止于底脚。导线架可使用一个加工程序包括在金属薄片的背面上形成第一光罩层，然后通过在第一光罩层的开口在引脚的悬臂段被设置的区域部分蚀刻金属薄片的方法制造，且该引脚和芯片垫间以及引脚们自己间的间隙被设置，并在相邻封装间的区域。如果该芯片垫要被分离，也有在第一光罩层芯片垫被设置的开口。如果芯片垫被暴露，该光罩层覆盖芯片垫被设置的地方，且这些区域不被蚀刻。通过在第一光罩层的开口部分蚀刻不会切断整个金属片，金属减薄层保持在蚀刻区。加工程序进一步还包括在金属薄片的正面形成第二光罩层，第二光罩层的开口覆盖该芯片垫与引脚间以及引脚与引脚间的间隙，该引脚的底脚区，如果有的话，将被设置，以及相邻封装间的区域。然后金属薄片通过第二光罩层中的开口被蚀刻。该蚀刻继续进行直至在芯片垫和引脚间的间隙以及引脚间的区域被设置，并在分隔相邻封装的区域该金属被完全去除，但金属在引脚的底脚仅被部分地去除，如果有的话，将被设置。在第一光罩层的开口在引脚悬臂段下以及第二光罩层覆盖引脚的底脚，如果有的话，金属薄片之间的悬臂段与底脚在垂直方向相互偏移所产生的柱段是不会受到蚀刻工艺的影响。这些未蚀刻段将成为引脚的垂直柱段。如果芯片垫被暴露，将形成芯片垫内的区域保持未被蚀刻。另外，金属冲压工艺可被用来替代上述的蚀刻工艺。第一金属印模被施加到金属片的第一面以压缩和变薄金属片，其中该引脚的悬臂段和芯片垫和引脚间的间隙以及相邻封装间被放置的位置(以及可随意地选择芯片垫放置的位置)。第二金属印模被施加到金属片的第二面以切断金属片，其中芯片垫和引脚间的间隙以及相邻封装间被放置的位置和用来压缩和变薄金属片的引脚的底脚，如果有的话，将被定位。不论是使用蚀刻或冲压工艺，其结果通常是具有多芯片垫的导线架，每个芯片垫与多个引脚相关联。如果封装是有只在芯片垫的两个相对面(一“双”封装)有引脚，芯片垫通常会放置在导线架上至少经由一个连接杠的方法来固定。通常引脚在相邻封装的邻近侧面上向外延伸横跨“街道”其中封装将被分离或“切割成单”，且通常借由框架连接在一起。若该封装在芯片垫的四个边(“四边”封装)有引脚，该芯片垫有些时候至少一个相连的引脚保持连接，即，在上述蚀刻或冲压加工程序中芯片垫和至少一个相连的引脚之间是没有间隙被形成的。不论是借由一个连接杠，一个被附属的引脚，或两者，该芯片垫保持连接到导线架。然后半导体晶粒被粘着在其各自的芯片垫上，且在晶粒与引脚之间进行适当的电性连接，通常使用焊线接合或覆晶技术。晶粒的背面可以或可以不被电性和/或热连接到芯片垫。根据本发明，每个封装在导线架内的多个芯片垫，及其各自相连的引脚，连接杠和框架是用单一模具形成单一塑料块，而不是使用单独模具来形成塑料胶囊。之后再使用一个或多个激光光束将封装切割成单。在许多实施例中，每一个封装是利用第一激光光束将塑料块分离成塑料保护胶囊，其一系列平行相邻的扫瞄，通常地移动是在封装之间的区域。通常情况下，扫描是在两组、彼此正交的进行，用以将塑料分离成单一的胶囊。在塑料块已被分离成胶囊于每个封装后，通常第二激光光束被用来去除连接相邻封装的金属导体以及任何可将金属导体连接在一起的框架。再次，一系列平行相邻的扫描，通常被执行在封装间的“街道”。借由改变总合，第一激光光束所组合的激光扫描宽度，在各种不同宽度类型的封装中是可以被制造的。例如，如果第一激光光束的激光扫描延伸至引脚的悬臂段的顶表面，塑料胶囊的侧壁将位于那里，并且，引脚会从塑料胶囊的侧壁突出。如果第一激光光束的激光扫描延伸至引脚的柱段的顶表面，该塑料胶囊的壁将位于那里，并且柱段的外侧壁将保持曝露。如果第一激光光束的激光扫描延伸到引脚的底脚的顶表面，该塑料胶囊的侧壁将位于那里，且该底脚会从塑料胶囊的侧壁延伸，但引脚柱段的外侧壁将由塑料胶囊保持覆盖。如果第一激光光束的扫描仅覆盖由第二激光光束的扫描所形成“街道”，该塑料胶囊的侧壁将与引脚的两端共面，和一个无引线封装将被形成。更好的是，该波长和第一激光光束的其它特性将是这样的，在第一激光光束对嵌入或于塑料块底层的金属导体所造成损害是最小的。根据本发明的另一方面，焊料层被印刷在芯片垫的底表面上，如果被暴露，和/或引脚的底表面。切割成单之后，借由仅放置该封装在pcb的上面并加热该封装和pcb以便熔化焊料层的这种方式处理的封装可以被贴附到pcb上。如果需要，该封装还可以经受波峰焊接工艺以贴附引脚到未被形成的焊料层以适当的路径或接触pct触点上。因此，本发明的技术无需专门的设备允许多种不同类型和尺寸的半导体封装被制造。这是通过基本上改变光罩层开口的图案施加于金属片的背面和正面上以及借由改变激光扫描的组合宽度来达到将每一个封装上的塑料块分离成胶囊。在使用底脚封装，底脚的底表面被保证是共面的，并且避免在引脚弯曲以形成鸥翼式封装时固有的困难。因此，半导体封装制造业者可以生产设计后的封装，以满足客户在经济上的具体需求以及没有不必要的延误。本发明揭露一种借由使用导线架制造半导体封装的方法，该导线架包括多个芯片垫、被粘着于第一芯片垫的第一半导体芯片、被粘着于第二芯片垫的第二半导体芯片，该方法包括：形成塑料块，该塑料块覆盖所述的第一和第二半导体芯片；以及将第一激光光束针对塑料块来去除所述的塑料块的一部分因此而形成一个第一塑料胶囊和一个第二塑料胶囊，所述的第一塑料胶囊覆盖该第一半导体芯片，所述的第二塑料胶囊覆盖该第二半导体芯片。较佳地，将第一激光光束针对塑料块其包括移动所述的第一激光光束通过一系列平行相邻的扫描，每次的扫描去除所述的塑料块的薄片。较佳地，该导线架还包括:金属导体，所述的金属导体在该第一和所述的第二塑料胶囊间延伸。较佳地，第一激光光束是有第一波长，使得所述的金属导体在吸收所述的第一激光光束比所述的塑料块吸收少。较佳地，将第二激光光束针对所述的金属导体去除所述的金属导体的一部分因此而形成借由街道所隔开的一个第一引脚和一个第二引脚，所述的第一引脚在所述的第一塑料胶囊下延伸，所述的第二引脚在所述的第二塑料胶囊下延伸。较佳地，将第二激光光束针对所述的金属导体其包括移动所述的第二激光光束通过一系列平行相邻扫描。较佳地，第二激光光束是有第二波长，使得所述的第二激光光束比所述的第一激光光束更容易被该金属导体所吸收。较佳地，第一引脚包括底脚段、柱段和悬臂段。较佳地，将第一激光光束针对该塑料块来执行使得第一塑料胶囊的侧边边缘被定位到所述的柱段之一的上方以及所述的第一引脚的所述的悬臂段，因此留下所述的暴露第一引脚于所述的柱段的侧壁。较佳地，将第一激光光束针对塑料块来执行，使得所述的第一塑料胶囊的一侧边边缘被定位于所述的第一引脚于所述的底脚段的上方，因此留下由所述的第一塑料胶囊所覆盖所述的柱的两侧壁。较佳地，将第二激光光束针对所述的金属导体来执行，使得所述的街道的侧边垂直对齐于所述的第一塑料胶囊的侧边边缘以至于形成无引脚半导体封装。较佳地，将第二激光光束针对所述的金属导体来执行，使得所述的街道的侧边被垂直对齐于所述的第一塑料胶囊的侧边边缘以至于形成无引脚半导体封装。较佳地，其次是第二激光光束针对该金属导体下从所述的第一塑料胶囊延伸出来所残留的连接杠，所述的方法还包括将第三激光光束针对所述的连接杠来切断以至于所述的连接杠能与所述是第一塑料胶囊的侧壁齐平。较佳地，将第三激光光束针对所述的连接杠包括移动所述的第三激光光束通过一系列平行相邻扫描。较佳地，由金属片所形成的该导线架，形成导线架的方法包括：在第一位置为所述的金属片的背面中进行部分蚀刻，以至于形成引脚的悬壁段。较佳地，形成导线架还包括：在第二位置为所述的金属片的正面进行部分蚀刻从所述的第一位置被水平隔开，以至于形成该引脚的底脚段，所述的第一和第二位置是被第三位置所隔开，其中所述的金属片是不被蚀刻的，以至于形成所述的引脚的柱段。较佳地，形成导线架还包括：在第四位置为所述的金属片中进行完全蚀刻以至于所述的引脚从芯片垫被分开。较佳地，形成导线架还包括：从所述的金属片的该背面蚀刻所述的芯片垫以至于形成隔离芯片垫。较佳地，形成导线架还包括：在第四位置为所述的金属片进行完全蚀刻以至于所述的引脚从芯片垫被分开。较佳地，在所述的第一芯片垫的背面上印刷焊料层。附图说明下面列出的附图中，一般都是类似的元件给出相同的参考标号。图1a是一个引脚ic表面粘着封装的剖面图。图1b是一个带有散热垫的引脚表面粘着功率封装的剖面图。图2是一引脚表面粘着封装制造流程图。图3a包括引脚表面粘着导线架和封装塑模成型前和后的上视图。图3b包括各种双边引脚ic表面粘着封装的上视和仰视立体图。图3c包括各种双边底针脚数引脚ic表面粘着封装的上视和仰视立体图。图3d包括各种四边lqfp引脚表面粘着封装的上视和仰视立体图。图3e包括引脚表面粘着功率封装和导线架的上视图。图3f包括适用于功率应用的ic表面粘着导线架的上视立体图。图3g是适用于功率应用表面粘着ic导线架的侧视图。图3h包括适用于功率应用的ic表面安装封装的上视图和仰视图。图3i包括各种引脚功率封装的上视立体图。图4所示为无引脚封装分割成单前和后的剖面比较图。图5为无引脚表面粘着封装制造流程图。图6a包括无引脚表面粘着导线架和封装塑模成型前和后的上视图。图6b包括qfn四边无引脚表面粘着封装的上视和仰视立体图。图6c包括各种替代qfn四边无引脚表面粘着封装的上视和仰视立体图。图6d是包括各种替代长形无引脚表面粘着封装的上视和仰视立体图。图6e是包括各种替代低针脚数无引脚表面粘着封装的上视和仰视立体图。图6f是包括各种替代带有多个曝露芯片垫无引脚表面粘着封装的上视和仰视立体图。图6g是包括各种替代dfn双边无引脚表面粘着封装的上视和仰视立体图。图6h是使用专用qfn模穴工具的无引脚表面粘着封装的上视和仰视立体图。图7a是通用表面粘着封装(usmp)导线架区域于双面蚀刻制造过程中的剖面图表示。图7b是usmp导线架制造一种可能的流程图。图8a是说明一导线架制成运用一个可行usmp制作程序的剖面图。图8b是说明一导线架制成运用一个有问题usmp制作程序的剖面图。图9a示出为由所公开的usmp导线架制造顺序所得到的各种二到三个区域的几何导线架元件的剖面图。图9b示出为由所公开的usmp导线架制造顺序所得到的各种三个区域的几何导线架元件的剖面图。图9c示出各种usmp几何导线架元件包括完全蚀刻分的剖面图。图9d示出各种usmp几何导线架元件包括完全蚀刻的部分的剖面图。图10a是塑模成型前usmpic导线架的上视图。图10b是一块塑模成型后引脚ic导线架的上视图。图10c是一块塑模成型后引脚ic导线架切掉一部分的视图。图10d是一被分割成块塑模成型后引脚ic导线架的上视图；图10e是塑模成型前usmpdpak导线架的上视图。图10f是一块塑模成型后dpak导线架的上视图。图10g是一块塑模成型后dpak导线架切掉一部分的视图。图10h是一被分割成块塑模成型后dpak导线架的上视图。图11a是说明usmp封装街道制造步骤于底脚封装的剖面图。图11b是说明usmp封装街道制造步骤于无引脚封装的剖面图。图11c是说明usmp封装街道制造于一种替代底脚封装的剖面图。图12a是说明usmp激光切割成单和底脚形成的剖面图。图12b是各种金属于光学吸收的光谱曲线图。图12c是激光系统用于usmp街道制造的示意图。图12d是说明usmp水平街道制造的导线架。图12e是说明usmp垂直街道制造的导线架。图12f是usmp街道制造激光扫描图案用于去除塑料和金属的示意图。图12g是usmp制造底脚封装上视图。图12h是替代usmp街道制造的激光扫描图案用于消除连接杠加工品的示意图。图13是用于底脚和无引脚封装制造的usmp流程图。图14a是说明usmp底脚封装制造于铜片开始的剖面图。图14b是说明usmp底脚封装制造于导线架背面蚀刻光罩的剖面图。图14c是说明usmp底脚封装制造于导线架正面蚀刻光罩的的剖面图。图14d是说明usmp底脚封装制造于导线架正面蚀刻后的剖面图。图14e是说明usmp底脚封装制造于导线架芯片贴附后的剖面图。图14f是说明usmp底脚封装制造于导线架焊线接合后的剖面图。图14g是说明usmp底脚封装制造于导线架塑模成型后的剖面图。图14h是说明usmp底脚封装制造于导线架激光塑料去除后的剖面图。图14i是说明usmp底脚封装制造于导线架激光切割成单和底脚形成后的剖面图。图14j是说明该底脚封装如何被转换成无引脚封装的剖面图。图15a是对比底脚和无引脚封装类型的usmp封装剖面图。图15b是对比底脚和无引脚封装的替代类型的usmp封装剖面图。图15c是对比带有单独的芯片垫的底脚和无引脚封装类型的usmp封装剖面图。图15d是对比不同类型的引脚usmp功率封装剖面图。图15e是引脚功率封装制造用该usmp工序的剖面图。图15f是用该usmp工序代替鸥翼式封装的引脚表面安装功率封装的剖面图。图16是底脚封装制造用该usmp工序于引脚结构的立体图。图17a是包括底脚usmp封装的多个视图。图17b是包括底脚usmp封装的替代实施例的多个视图。图17c是包括无引脚封装制造用该usmp工序的多个视图。图17d是包括无引脚封装制造用该usmp工序的一替代实施例的多个视图。图17e是包括无引脚封装制造用该usmp工序的另一替代实施例的多个视图。图18a是包括引脚封装制造用该usmp工序的多个视图。图18b是包括引脚表面安装封装制造用该usmp工序的多个视图。图18c是包括功率封装散热垫制造用该usmp工序的多个视图。图19a是包括usmp导线架沿着一条切割线通过一个芯片垫连接底脚和一个被隔离底脚所显示被曝露和被隔离芯片垫的剖面图。图19b是包括usmp导线架沿着一条对称切割线通过芯片垫和连接杠所显示被曝露和被隔离芯片垫的剖面图。图19c是包括usmp导线架沿着一条对称切割线通过芯片垫连接底脚所显示被曝露和被隔离芯片垫的剖面图。图19d是包括usmp导线架沿着一条切割线通过散热垫和底脚所显示被曝露芯片垫的剖面图。图19e是包括usmp导线架沿着一条切割线通过散热垫和连接杠所显示被曝露芯片垫的剖面图。图19f是包括usmp导线架沿着一条对称切割线通过底脚没有连接到芯片垫所显示被曝露和被隔离芯片垫的剖面。图19g是包括usmp导线架沿着一条对称切割线通过芯片垫所显示被曝露和被隔离芯片垫的剖面图。图19h是包括usmp导线架沿着一条对称切割线通过双芯片垫有或没有连接杠所显示被曝露芯片垫的剖面图。图19i是包括usmp导线架沿着一条对称切割线通过双芯片垫有或没有连接杠所显示被隔离芯片垫的剖面图。图19j是包括usmp导线架沿着一条对称切割线通过双芯片垫有或没有连接杠所显示混和着被隔离以及被曝露芯片垫的剖面图。图19k是包括usmp导线架沿着一条对称切割线通过双芯片垫和芯片垫连接底脚所显示被隔离芯片垫的剖面图。图19l是包括z型底脚没有连接到芯片垫的剖面图和底面视图。图20a是包括2-底脚usmp带有被隔离和被曝露芯片垫的各种视图。图20b是包括2-底脚usmp带有被隔离和被曝露芯片垫的替代实施例的各种视图。图20c是包括2-底脚usmp带有被隔离和被曝露芯片垫和一个三侧面底脚的各种视图。图20d是包括2-底脚usmp带有被隔离和被曝露芯片垫和一个三侧面底脚的替代实施例的各种视图。图21a是包括3-底脚usmp带有被隔离和被曝露芯片垫的各种视图。图21b是包括3-底脚usmp带有被隔离和被曝露芯片垫和一个三侧面底脚的各种视图。图21c是包括3-底脚usmp功率usmp带有散热垫的各种视图。图21d是包括3-底脚usmp功率usmp带有散热垫的替代实施例的各种视图。图22a是包括4-底脚usmp带有被隔离和被曝露芯片垫的各种视图。图22b是包括6-底脚usmp带有被隔离和被曝露芯片垫的各种视图。图22c是包括8，12，和18-底脚usmp带有被曝露芯片垫的底面视图。图22d是包括8，12，和18-底脚usmp带有被隔离芯片垫的底面视图。图23a是包括16-底脚usmp带有单和双个被曝露芯片垫的底面视图。图23b是包括16-底脚usmp带有双个被曝露芯片垫的替代实施例的底面视图。图23c是包括16-底脚usmp带有双个被隔离芯片垫的底面视图。图23d是包括16-底脚usmp结合隔离和曝露芯片垫的底面视图。图24a是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的底面视图。图24b是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的替代实施例的底面视图。图24c是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的剖面图。图24d是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的替代实施例的剖面图。图24e是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的替代实施例的剖面图。图24f是包括16-底脚usmp结合双个曝露芯片垫并增加了垫与垫之间间距的替代实施例的剖面图。图24g是包括16-底脚usmp结合单个曝露芯片垫悬臂引脚延伸的剖面图。图24h是包括16-底脚usmp结合一个曝露芯片垫，一个隔离芯片垫，和一个悬臂引脚延伸的剖面图。图24i是包括16-底脚usmp结合一个曝露芯片垫，一个隔离芯片垫，和一个悬臂引脚延伸的替代实施例的剖面图。图24j是包括16-底脚usmp结合一个曝露芯片垫，一个隔离芯片垫，和一个悬臂引脚延伸的其它替代实施例的剖面图。图25a是包括16-底脚usmp结合曝露芯片垫与隔离间相互连接的底面视图。图25b是包括16-底脚usmp结合双个曝露芯片垫与隔离间相互连接的替代实施例的底面视图。图26a是包括16-底脚四边usmp的立体图。图26b是包括16-底脚四边usmp带有一个曝露芯片垫的底面视图。图26c是包括16-底脚四边usmp带有一个隔离芯片垫的底面视图。图27a是包括4和6-底脚四边usmp带有一个曝露芯片垫的底面视图。图27b是包括8和10-底脚四边usmp带有一个曝露和隔离芯片垫的底面视图。图27c是包括8-底脚四边usmp带有一个曝露和隔离芯片垫和芯片垫附属于底脚的底面视图。图27d是包括8和10-底脚长方形四边usmp带有一个曝露和隔离芯片垫的底面视图。图28a是包括12-底脚四边usmp带有一个曝露和隔离芯片垫的底面视图。图28b是包括16-底脚长方形四边usmp带有一个曝露和隔离芯片垫的底面视图。图29a是包括20-底脚长方形四边usmp带有一个曝露芯片垫的底面视图。图29b是包括20-底脚长方形四边usmp带有一个隔离芯片垫的底面视图。图30a是包括48-底脚长方形四边usmp带有一个曝露芯片垫的底面视图。图30b是包括48-底脚长方形四边usmp带有一个隔离芯片垫的底面视图。图30c是包括48-底脚长方形四边usmp带有一个隔离芯片垫的替代实施例的底面视图。图31包括功率usmp结合多底脚封装带有延伸散射热片的各种视图。图32a是包括usmp含有内引脚连接杠的各种视图。图32b是包括usmp导线架含有内引脚连接杠的各种视图。图32c说明主要激光路径用于四边usmp的封装引脚定义与切割成单的执行。图32d是包括usmp封装含有内引脚连接杠于切割成单后的底面视图。图32e是说明激光将四边usmp连接杠移除的底面视图。图33a是包括usmp中双个垫利用内引脚连接杠的底面视图。图33b包括usmp中双个垫利用内引脚连接杠和隔离垫相互连接的替代实施例的底面视图。图34a是包括功率usmp中波峰焊接散热垫包含一个热梳的底面视图。图34b是包括功率usmp导线架中波峰焊接散热垫包含一个热梳的底面视图。图34c是主要激光路径用于功率usmp带有散热垫的封装引脚定义与切割成单的执行。图35a是包括功率usmp中波峰焊接散热垫包含一个热梳的替代实施例的底面视图。图35b是包括功率usmp导线架中波峰焊接散热垫包含一个热梳的替代实施例的底面视图。图35c是包括说明usmp功率封装经由激光形成热梳的底面视图。图36a是包括功率usmp中波峰焊接散热垫带有一个螺栓孔的底面视图。图36b是说明功率usmp中在波峰焊接散热垫以激光路径来形成螺栓孔。图37是说明用于usmp导线架电镀的各种制造流程的方块图。图38是说明usmp预镀功率封装导线架的剖面图。图39是说明塑模成型后使用电镀形成的usmp的剖面图。图40是说明usmp制造包括选择性导线架电镀的连续剖面图。图41a是说明利用pcb焊料印刷于pcb装配的连续剖面图。图41b是说明于usmp装配期间，描绘潜在的制造问题包含晶粒倾斜的剖面图。图42a是说明用于usmp制造包括焊料印刷的的各种制造流程的方块图。图42b是说明功率和暴露芯片垫ic封装利用usmp预镀焊料的usmp剖面图。图43a是说明pcbusmp装配步骤利用usmp预镀焊料的剖面图表示。图43b是说明pcb装配前到波峰焊接，包括usmp功率封装和usmpic封装两者的剖面图表示。图43c是说明pcb装配于波峰焊接之后，包括usmp功率封装和usmpic封装两者的剖面图表示。图44a是说明usmp功率封装具有均匀和图案化的预先印刷焊料。图44b是说明usmp集成电路四边封装具有均匀和图案化的usmp预先印刷焊料。图44c是说明usmp制造封装的测试探针放置使用预先印刷焊料。图45是说明在usmp制造中，被分离芯片垫需要有客制化的加热块的剖面图。图46是说明利用热传导电性绝缘预先塑模成型的化合物以两种不同方式将usmp芯片垫隔离的剖面图。图47是说明被隔离芯片垫usmp带有热传导电性绝缘预先塑模成型化合物的制造流程图。图48是说明被隔离芯片垫usmp制造利用热传导电性绝缘预先塑模成型化合物的替代施实例。图49a是说明切割型qfn3×3-12l导线架和其相应底脚usmp等效的俯视图。图49b是说明切割型qfn4×4-16l导线架和其相应底脚usmp等效的俯视图。图49c是说明冲切型qfn4×4-24l导线架和其相应底脚usmp等效的俯视图。图49d是说明切割型和冲压4×4qfn无引脚封装以及4×4qff底脚封装的比较表。图49e是说明切割型tdfn5×6-8l导线架和其相应底脚usmp等效的俯视图。图50a是说明传统的to-252(dpak)导线架和其相应底脚usmp等效的俯视图。图50b是说明底脚dpak的替代实施例的立体图及底面视图。图50c是说明比较传统与底脚dpak封装的立体图及底面视图。图50d是说明传统和底脚dpak封装的立体图及底面视图。图50e是说明传统引脚dpak与两个底脚dpak封装的比较表。图51a是说明一个传统的sot23导线架和其相应底脚usmp等效的俯视图。图51b是说明传统与底脚sot23封装的比较表。图52a是传统tssop-8l导线架和其相应底脚usmp等效的俯视图。图52b是说明底脚tssop-8l导线架和封装的替代实施例的俯视图。图52c是说明传统和底脚tssop-8l封装的比较表。图53a是说明传统sop-8l导线架和其相应底脚usmp等效的俯视图。图53b是说明底脚sop-8l导线架和封装的另一实施例的俯视图。图53c是说明传统与底脚sop-8l封装的比较表。图54a是说明传统lqfp7×7-32l导线架和其相应底脚usmp等效的俯视图。图54b是说明传统和底脚lqfp7×7-32l导线架和封装可替换实施例的俯视图。图54c是说明传统和底脚lqfp7×7-32l导线架和封装的比较表。具体实施方式上述引用的申请号14/056,287和临时申请号61/775,540和61/775,544涉及本发明对于集成电路用以使薄型波峰焊接兼容半导体封装的方法。这些专利申请所揭露的方法用来制造目前用于制造鸥翼式引脚封装，如sop8或sot23在相同的半导体ic封装设施的薄型底脚封装。该专利申请亦揭露用来制造于现今设施用来制造无引脚封装如qfn和dfn的薄型底脚封装的方法。上述引用申请号14/703,359涉及本发明使对分离式功率元件，如dpak和d2pak及其它客制化引脚封装适用于功率集成电路使用于相同工厂和现今制作的厚度，即厚型，封装带有厚的机械弯曲引脚。由这些专利申请，薄型波峰焊接兼容“底脚”封装可用现今的工厂以最小或投资，根据以下限制来制造：●引脚ic封装工厂生产鸥翼式封装，如sop8和sot23，可适于生产相同封装的薄型底脚版本，但不能用于生产无引脚封装或功率封装而不会产生显著的新设备和模具的费用；●无引脚ic封装工厂生产无引脚封装，如dfn和qfn，可适用于生产与波峰焊接兼容的相同封装的薄型底脚封装的版本用以替代相同底面积(无引脚封装则没有)的引脚ic封装，但无法用于生产功率封装而不会产生显著的新设备和模具费用；●功率封装工厂生产分离式功率封装，如dpak和d2pak和功率ic封装，如功率sop8功率封装工厂可适用于产生相同封装薄“底脚”的版本，但不能用于生产引脚或无引脚ic封装，而不会产生显著的新设备和模具费用；上述要点突显出的是，引脚封装工厂根本无法制造不同范围的封装，因为每个封装对特定的封装须使用专用的机械工具。专用的封装设备和工具包括：●用于导线架制造的冲压、冲剪和修剪机械；●该模穴工具(以及可能转嫁到模压机本身)；●于制造完成后用于引脚弯曲、切割成单、切断和去渣即去除连接杠、框架等修剪和成型工具；●每个导线架专用的处理工具；●挑捡机来将切割成单的封装来拾起和包装；所有上述列出的机器是专用于特定封装且通常不能被用来制造其他封装类型。这种不灵活性迫使每个封装供应商选择特定的封装，以满足市场特定的区段，且如果对不同封装的机会或需求出现是不可能的，如果有可能则是因为他们适时改变自己的工厂以适应新的封装。即使在特定的生产线可适于支撑另一个有点类似的封装这种是不可能的事，例如一个sot23生产线转换到sot223生产线，该过程是复杂的。转换封装为另一种，所有模穴工具都必须被替换，该处理程序必须被改变，修剪和成形机必须被转换，甚至模压机的温度必须重新校准。所有这些修改的影响是在设备转换过程间生产率的损失，降低整体的生产量，即，由于停机，减少了工厂的uph或每小时单位。在经济方面，低uph意味着较高的每单位成本，以及封装公司的盈利能力和竞争力产生不利影响。因此，尽管上述专利申请揭露的方法用来将引脚封装升级到对改善pcb制造提供绝对共面的薄型底脚封装，并同样提供在先前除了无引脚封装而不能产生任何东西的工厂生产波峰焊接底脚封装的方法，本揭露不利于在同一个工厂生产过多的封装，且以最小或没有成本的转换工厂机械和模具本文所揭露的方法借由组合以下特征，克服了这种不灵活的封装特定的制造：●双面蚀刻导线架；●用于多个封装和导线架的共享“块”塑模；●激光塑料和引脚的定义；结合这些元素使单一的工厂能够制造出引脚、无引脚、及功率封装近乎无限的组合。由于它用来产生不同封装类型的任何数量的能力，包括：●底脚ic表面粘着封装；●无引脚ic表面粘着封装；●底脚功率表面粘着封装；●引脚ic封装；●引脚功率封装；因此，本文所揭露的封装被称为一个“通用表面粘着封装”或usmp。双面蚀刻导线架本发明的封装可从具有双面蚀刻的导线架来制造。于图7a的剖面图80示出了铜片90，其厚度为200微米或500微米，用于形成usmp导线架。通过蚀刻或者选择性通过冲压，该铜片被修改成四个几何件或段。铜片90再被分成四个区段a，b，c和d。于图7a的剖面图81，光罩83保护区段a和b，但暴露区段d和c的背面蚀刻，通常用于蚀刻铜的液体酸溶液。蚀刻后，铜片90的厚度被减小以产生悬臂部92，而部分91保持其整个厚度。替代地，如果铜片90的顶面也暴露于铜蚀刻，在整个铜片90，包括部分91，厚度被减小但悬臂段92被成比例地减小。在图7a中的剖面图82，光罩84保护区段a和c，但暴露区段b和d为正面蚀刻。于蚀刻过程中，区段b在91部分被减薄以形成底脚100b，而区段d的所有的铜被完全清除。如果该蚀刻只发生于该正面，在区段a的部分100a和在区段c的悬臂100c维持不受影响。然而，如果该蚀刻发生在酸浴中则该铜导线架90的背面是未受保护的，所有部分都按比例变薄。制造顺序的结果是四个不同的区段。区段a包括铜片全部的厚度，即，100％。区段c包括蚀刻铜悬臂100c在铜片90总厚度的一小部分有厚度，例如，30％，有顶表面与区段a共平面的顶表面。区段b包括蚀刻铜有在铜片90总厚度的一小部分有厚度，例如30％，有底部表面与区段a共平面的底部表面。区段d包括金属完全清除的开口101d。对于导线架制造工艺流程图如图7b所示，始于铜片90(步骤95)接着被光罩和背面蚀刻(步骤96a)，光罩和正面蚀刻(步骤96b)，以及最后是导线架的焊料电镀(步骤97)，其中该导线架被电镀以锡、银、镍、钯或其它可焊接的金属。图8a说明用于蚀刻铜片90的设计参数，示出于剖面图85。为了保留铜在悬臂部分c和底脚部分b而清除所有金属部分d，正面蚀刻和背面蚀刻的总和必须超过100％，最好是有多10％的过蚀刻。例如，在剖面图86a该正面蚀刻除去铜70％以形成底脚100b而背面蚀刻除去铜的70％以形成悬臂100c。本发明的这个实施例产生相同厚度的悬臂和底脚部分。可选地，该正面蚀刻的去除多于背面。如剖面图86b所示，正面蚀刻除去铜的70％以形成底脚100b而背面蚀刻除去铜的40％以形成悬臂100c。这个版本产生厚悬臂100c和细底脚100b。在另一个实施例中，背面蚀刻的去除多于正面。如剖面图86c所示，正面蚀刻除去铜的40％以形成底脚100b，而背面蚀刻除去铜的70％以形成悬臂100c。这个版本会产生一个薄的悬臂100c和一个厚的底脚100b。为了确保铜被清除的部分其正面和背面蚀刻去除厚度的总和必须超过铜厚度的100％。如果两个蚀刻于时间上相似，但不超过铜初始厚度的100％，意想不到的金属桥89的结果如图8b的剖面图87a所示。如果顶部蚀刻的持续时间短以及背面蚀刻是一个持续时间长，但总蚀刻不超过铜的初始厚度，意想不到的金属桥89的结果，如剖面视图87b所示。如果顶部蚀刻是一个持续时间长而背面蚀刻是持续时间短，但总蚀刻不超过铜的初始厚度，意想不到的金属桥89的结果，如剖面视图87c所示。根据本发明的导线架制造过程中可以实现各种有用的几何形状被制作，如图9a所示，，包括区段a的柱100a；包括区段b的底脚100b；包括区段c的悬臂100c；包括区段a和c组合的半t形100e；包括区段a和b组合的l形100f；以及包括区段c、a和b组合的z形100g。其他有用的几何形状示于图9b包括区段b、a和b组合的倒t形100h；包括区段c、a和c组合的t形100j，包括段a，b和a组合的u型100l；以及还有包括区段a、c和a组合的倒u形100k。借由本揭露过程中其他有用的几何形状制造示于图9c，结合铜元素和干预的间隙包括几何101m、包括柱a和干预间隙；几何101n包括悬臂c和干预间隙；几何101p包括底脚b和干预间隙；以及还有几何101q包括柱a、底脚b和干预间隙。同样，在图9d中，几何101r包括柱a、悬臂c和干预间隙；而几何101s包括底脚b、悬臂c和干预间隙。这些不同的几何元素被用来建构导线架和封装的功能如本文所揭露。用于引脚&无引脚封装的塑模成型块usmp另一个重要的元素是消除了对封装专用模穴工具的需求。取代了局部化该塑料模塑围绕每个特定产品，在usmp过程塑料被用在封胶所有在共用的导线架的产品或其被分开的部分，即，塑模成型“块”。借由同时封胶大块的导线架，消除了对封装专用的塑模成型工具的需求。其结果是，许多产品可在一个单一的导线架同时地由一个共同的模穴工具，一种可与其它封装类型和导线架共享的模穴工具来被制造。例如，图10a示出了ic导线架105设计用于usmp制造包括ic芯片和个别的导线架图案106、导线架框架108和导线架交叉框架107的。图10b说明了usmp导线架105被封胶由单一的塑模成型塑料块109。图10c说明了usmp导线架105和塑模成型块109在切掉一部份的视图中显示ic芯片和个别导线架图案106包含在内的多个阵列。图10d示出了由三个不同的塑料块110a、110b和110c所覆盖usmp引线框105，共同包括usmp塑模成型块区段。根据激光塑料去除和切割成单的工序中，相同的导线架可以被用于制造任一底脚或无引脚ic封装。使用usmp的过程和方法，该用于ic相同的导线架也可被调整来制造功率封装。例如，图10e说明了usmp功率分离式导线架111包括功率半导体芯片以及个别的导线架图案112、导线架框架108和导线架的交叉框架107。图10f示出了usmp导线架111由单个塑模成型塑料块109被封胶。10g图说明usmp导线架111由单个塑模成型塑料块109被封胶。图10h示出了由三个不同的塑料块110a、110b和110c所覆盖usmp导线架111，共同包括usmp塑模成型块区段以用于功率封装的制造。虽然塑模成型块是于无引脚qfn制造过程中使用的，除了这里所揭露的usmp过程，塑模成型块与引脚ic封装和功率封装根本不相容的。激光塑料和引脚定义、切割成单在现有的封装技术，塑模成型块的一个不良结果是没有方法可生产引脚封装，即在一个塑模成型块切割成单的工序中不可避免地导致无引脚封装，其为一个没有引脚横向突出超过塑料的边缘。换句话说，在现今的封装中，传统的方法用于快速将塑料从街道自然的被去除且也不可避免地切开金属引脚，反之亦然。例如，在冲压切割成单的期间，一个机械冲压模具的锐角边缘完全地切断了塑料和铜引脚两者，将每个封装从其邻居中切断且留下一个机械冲压模具的锐角边缘完全地切断了塑料和铜引脚两者。同样地在锯切割成单的期间，该切割刀完全切断塑料以及铜引脚两者，将每个封装从其邻居中切断且留下金属和塑料的残渣于彼此间垂直侧壁。实际上来说，没有办法以机械性的做法来移除塑料而不切断金属。但设想，湿化学手段去除塑料而不蚀刻该金属引脚是可能的，湿蚀刻塑料的过程是缓慢的、不精确，且价格昂贵。用来执行塑料蚀刻所需的腐蚀性化学品也可能损坏、氧化或腐蚀金属引脚，而影响封装的可靠性和引脚的可焊性。借由蚀刻过程所产生的离子化学能渗入到该封装，影响封装元件或集成电路的电气稳定性。作为一替代方案，电浆蚀刻，即干蚀刻，成品封装的产品可导致离子电荷积聚在封装内和在半导体芯片上，而影响元件的操作和电气特性。此外，化学蚀刻，无论是湿或干，涉及以光罩来定义塑料被蚀刻和被去除的地方而需增加成本。除了其不利的费用，今日，光罩模塑导线架不被执行则一套全新工具和制造过程在这样的方法被应用之前就会被开发。这样的话，用化学和机械方法来蚀刻封装街道是不熟练的，以及借由切割或冲压的切割成单代表一种标准方法。然而，在所揭露的usmp处理流程，不要的塑料从芯片间的街道借由激光工艺被去除，其中激光的能量被精确地控制以便塑料能在不损坏或切割铜导线架的情况下被去除。激光去除塑料后，然后将连接的铜引脚切断借由冲压，切割，或在一个优选的实施方案中，也借由激光将其去除。在同一生产线上，如果激光被用于塑料去除和铜引脚切割两者，那么该激光的定位可被调整来创建任一个无引脚，引脚或功率封装。在图11a中所示出为usmp制造过程中，塑料去除和引脚切断，即，“街道制造”的一个例子。该三个剖面图说明在三个连续的制造步骤，二个相邻芯片的封装，即，封装a和封装b以及它们之间以虚线划定的中间街道。剖面图120示出了该步骤为塑模成型后的塑料127a和铜导体128a介于封装-a和封装b间延伸通过之间的街道。塑料亦填满封装a的131a和封装b的131b底部可见部分。第二图中，剖面图121，示出了使用激光光束130a从该街道去除部分的塑料127a，即虚线之间，并且另外去除了在街道两侧上部分的塑料127a，即为在封装a和封装b之内的铜导体128a上面，而该芯片区的封胶塑料将被保留且不受影响，即塑料胶囊127b幸存于该过程，并保持封装-a的封胶以及塑料胶囊127c幸存下来，封装-b的封胶。借由激光130a光学扫描，来控制哪些塑料被去除和哪些塑料不受影响。光学扫描包含参数控制被激光的位置，调整激光功率和脉冲频率，并于给定的区域进行不同的扫描速率和重复激光扫描的次数。去除塑料所需激光功率峰值的变化从5瓦至20w。对于任何给定的峰值功率设置，平均激光功率的传输是借由激光脉冲所控制的，该激光为规定时间ton内在固定频率f下，，得其工作系数d，其中d＝ton.fpulse以及由pave＝p.d＝p.(ton.fpulse)所给的平均功率传送pave。例如，一20w的激光运行在20khz的脉冲率和一个50％的工作系数，每50微秒脉冲周期有一25微秒的时间，传送10w的平均功率。激光的波长被调整至最大化经由被去除的素材所吸收。在黑色塑料的外壳，几乎任何红外线，可见光，或足够功率的紫外线激光下，例如在10瓦至20瓦范围的情况下，可以用来熔化和蒸发相对低熔点的模塑化合物的塑料。然而，当去除坐落在铜上面的塑料时，应用了有利于被塑料所吸收的激光波长但不会被下面铜导线架金属所吸收，意味者较低的功率水平，塑料可以选择性地从街道去除而不熔化、烧灼或疤痕该底层金属。相比于黑色塑料，因为由铜和其他“黄色”金属相对于光吸收低，根据本发明对于选择性塑料去除制作具有吸引力的激光波长包括红外线气体激光如co2波长在10.6微米，或红外线固态或光纤激光如yag波长在1064纳米。为了进一步避免于激光塑料移除期间底层铜疤痕，可通过用该激光迅速且反复的扫描相同区域以减少所需要的激光功率，由此被传送到一个特定的塑料被去除的“切片”的总能量escan等于平均激光功率pave，如先前所述，次数用以扫描跨越切片tscan的次数一给定切片被扫描nscan的次数所需的时间，即escan＝nscan.pave.tscan。借由采用该适当的波长以去除该材料，扫描的次数nscan可以被最小化，通常从2至5次的扫描。然而，如果使用与被去除的材料有不良匹配波长的激光，每一被激光的切片可能需要的扫描数从10到30。每一切片被大量重复的扫描，即nscan>5，是不合需要的，因其会增加处理时间、降低uph处理、增加封装内该金属的疤痕或相邻材料烧灼的风险。例如，紫外线或用于切割铜的蓝色激光可能只需要3或4次的扫描以除去200μm的铜导线架，而红外线激光如yag或co2可能需要10次或更多次的扫描，导致在导线架上的烧痕。该扫描速率fscan＝1/tscan不应与上述的激光脉冲频率fpulse和激光脉冲持续时间ton相混淆，该发生率比激光扫描至少快一个或两个数量级。在微机械加工中，激光脉冲被电子控制在微秒范围内，而激光进行的光学扫描是使用马达和可移动式反射镜。一维扫描，即产生沿着直线的切割线，可用单一反射镜系统而二维扫描需求为使用两轴转动的单一反射镜，或借由使用双反射镜-一个用来决定x-轴的位置控制而另一个用来决定y-轴的控制。反射镜定位可用带有精密调整的步进马达或当反射镜被直接朝向待激光的区域时用连续驱动的旋转马达与仅激光脉冲的产生来实现。重要的是，因为激光和其操作设置被调整为塑料的去除，塑性去除后，铜导体128a继续将有所晶粒固定在导线架上，不受激光130a的干扰。要估算该过程的生产量，必须考虑到激光扫描速率。线性扫描速率可达到5000毫米/秒，但为了精确度被降低到大约400到500毫米/秒。对于一40毫米宽的塑料块，这意味着横跨该块模塑的宽度的单次扫描大约需要0.1秒。借由重复在一个切片上4次扫描并将一个街道分为7个切片，合计约30次扫描可在该宽度方向清除一个街道，即，从每个街道清除该塑料大约需要3秒。如果一个块宽是40毫米长大约40毫米，那么一个3×3mm产品的结果是在塑模成型块中包括15个水平和15个垂直街道，或合计30个街道。在每街道3秒，该块的塑料可在90秒内被清除，即1.5分钟内。假设每个导线架有四个块，塑料去除所需的时间共计6分钟。较小封装所需的时间更长因为任何给定块的区域有更多的街道要清除。反之，较大的封装可在更短的时间和更低的街道密度成比例地被处理。在第三步骤中，示出于图11a的剖面图122，一个不同的激光处理，激光130b，以光学扫描从街道去除铜导体128a，即虚线之间。激光后，铜引脚128b在塑料胶囊127b下延伸，而铜引脚128c在塑料胶囊127c下延伸。引脚128b和128c被街道所隔开。这些和其它从塑料封装主体突出的铜导体(但没有显示在这一特定的剖面图)由所揭露底脚封装的导电底脚共同组成。该导电引脚具有相同的z形如前面提到的几何100g。如图所示，塑料胶囊127b和127c覆盖这些引脚的顶部，但没有覆盖被暴露的侧壁或底脚。借由从街道去除金属128a，不仅是形成导电底脚，而且该封装从导线架和从封装彼此间被机械分离。因此，激光130b制造该封装底脚且执行产品的切割成单。借由黄色金属如铜改善光吸收以于金属切割过程中最小化功率和持续时间，激光130b理想地包括比激光130a较短的波长。短波长激光，包括固态或光纤激光，包括在593.5nm的橙黄光激光、在532nm的绿光激光、在473nm的蓝光激光、在405nm的蓝紫光激光或在375nm、355nm、320nm或266nm的紫外线激光。而准分子激光，在半导体制造和细腻手术中通常采用紫外线波长利用惰性气体如氙、氪、氟和氩受激活的二聚物来实现，这样的精确度和较高的相关成本通常是不用于封装制造的理由。使用适当波长的激光，金属去除的生产量和封装切割成单甚至可比塑料去除更快。在一个替代实施例中，激光130b由机械切割所取代。在此替代的制造顺序，激光130a仍用于从街道去除该塑料且揭露该底脚，但机械切割定义该底脚的长度并执行切割成单。此版本的过程中，同时能够再利用现有的机械切割设备，比激光处理较不准确，并在处理过程中该产品遭受更大的机械应力。所得到的封装是劣质的，具有在导电引脚长度有更大的变异性以及塑料裂开更大的风险。此外，必须小心控制该切割速率以及频繁的更换切割刀否则切割可能损坏该金属和弯曲的底脚。虽然对于街道制造所揭露的两种激光工艺可用于生产底脚封装如于先前绘图所示，图11b示出了该技术也可被应用在产生无引脚封装。塑模成型后立即以相同的剖面图120开始，在剖面图123，激光130a是仅用来从街道去除塑料。激光130a加工后，塑料胶囊127b胶封芯片-a和塑料胶囊127c胶封芯片-b，但导电铜128a只在街道被裸露。如前面的例子中，在扫描过程中借由控制该激光位置仅在街道上的塑料127a被去除。于剖面图124，第二激光处理，激光130b通常具有比激光130a更高的功率和能量等级，用于切割并从街道去除铜导体128a。因为借由激光130a去除塑料和借由激光130b去除金属都具有相同的边缘被定义为街道的边缘，所以塑料和金属在封装边缘形成平齐的直立墙。如图所示，导电铜引脚128b与塑料胶囊127b所定义芯片-a的垂直边缘是平齐的等同于在剖面图中的传统切割无引脚qfn或dfn封装。同样地，导电铜引脚128c与塑料胶囊127c所定义芯片-b的垂直边缘是平齐的。在usmp的工序中街道制造和芯片切割成单是使用激光优于在传统qfn制造中的切割，因为精确度的提升，减小封装塑料上的应力、降低塑料裂开的风险、平滑的封装边缘，并且减少了金属对塑料分层的风险。除了改进其品质和生产能力，该usmp处理能够在无需更新设备于相同的工厂和生产线制造底脚和无引脚封装两者。该usmp工序是通用的因为它可以兼容使用波峰焊接与引脚，即“底脚”，封装以及无引脚qfn和dfn封装所使用灵活的塑模成型块加工。相较之下，传统的切割或冲切型qfn的工序只能制造无引脚封装–封装与基于pcb工厂的低成本波峰焊接是不相容的。通过简单地改变位置和激光扫描，一个普通的生产线可以制造各式各样设计给底脚和无引脚封装的街道和胶囊边缘。例如，在图11c中，替代的胶囊边缘设计，其中塑料覆盖该z形引脚100g的侧壁是可能的。开始以相同的剖面图120于塑模成型后的激光130a是用于从街道上去除塑料以及曝露导电铜128a的底脚部分，但不是z形几何100g的垂直侧壁(查看125)。激光130b然后在街道切割导体128a的部分，但保留芯片-a的导电引脚128b的底脚以及在芯片-b的导电引脚128c的底脚(查看126)。如图12a所示，借由控制激光130b的横向能量分布，导电引脚128b和128c所得到的底脚形状可以被调整。例如，如果使用能量e的正方形能量分布136相对于位置y示于图135，所得到的底脚会保持为一个正方形。然而，如果使用在图137所示的平滑边缘的能量分布138时，引脚128b和128c的底脚边缘将被变圆129，在pcb装配过程中利于焊料的攀爬更为容易。该能量e是平均脉冲功率和重复扫描光栅横跨相同区域的数量的组合。在同一位置愈多的扫描，激光期间就愈高的功率，脉冲持续时间愈长或工作系数愈高增加传输的能量而较少的扫描，较低的功率，较短的脉冲或较低工作系数减小传递的能量。借由控制功率和借由激光去除金属离子能量是可控制的参数，是使用现有技术的冲压和切割技术不可能得到的好处。如前所述，在半导体封装中所使用的黑色塑料可容易从紫外到红外光波长范围的整个光谱所吸收。然而，铜和其他黄色金属对于各种波长反映，该激光光束的撞击较为薄弱的吸收。在制造业中，薄弱的激光吸收导致扫描数量大而造成低uph生产率。反射光也是很危险，从反射光束损坏激光头的风险，以及设备设计不良，甚至对作业员构成安全的隐忧。图12b示出为针对各种常见金属的吸收光谱，即相对于光在y轴上为吸收于x轴上为波长的曲线图。红外激光如co2气体的激光波长141a在10.6μm以及yag光纤激光波长141b在1064nm对比于可见光固态激光波长141c在532nm和uv固态激光波长141d在355nm。如图所示，钢和铁(fe)在超过1μm的红外光谱很容易被吸收。相较之下，黄色金属包括铜140、金和银在该红外线吸收不佳，具有光短于600nm的高吸收，即在紫外线和短可见光谱。使用此曲线图，该usmp过程由此可被优化。●塑料可利用超过1μm的红外线激光被去除，例如在1064nm的yag光纤激光，导致具有最小吸收的塑料由底层铜导线架蒸发；●为了定义封装底脚、切割成单芯片以及连接杠的去胶利用一个固态uv或具有波长小于600nm的可见光激光，例如在593.5nm的黄橙色激光、在532nm的绿光、在473nm的蓝光、在405nm的紫蓝光，或者在任一375nm、355nm、320nm，或266nm的紫外线激光来去除金属。从固定导线架平台在足够的距离采用精密伺服控制反射镜来进行商品加工，可用的激光都能够覆盖大面积而不移动激光头或平台。所以尽管有可能处理在块的导线架然后机械地推进平台，这是没有必要的。根据usmp的方法借由扫描光束，装载后，整个导线架80mm乘250mm可被加工而无需移动激光头或平台。导线架的激光加工示于图12c，其中激光头142扫描跨导线架105的激光光束，包括铜导线架108和三个塑模成型块，包括塑料块110a、110b和110c。中间区域107所代表的是支撑导线架的框架107。在所示的例子中，每一块相继被激光，经由激光扫描143a开始进行块110a的加工，其次由激光扫描143b进行块110b的加工，最后是由激光扫描143c进行块110c的加工。如果不同类型的激光被用于塑料和铜的去除，有必要从最先用于塑料去除的激光经加工过后卸载导线架并将其转移到另一个用于引脚的定义、铜去除、切割成单以及连接杠去除。所以各个塑模成型块的激光图案在整个加工过程中会连续发生两次，一次用于塑料去除和第二次用于金属去除。一个块的大小是任意的，基于提供足够的机械支撑带有框架和交叉框架的导线架以防止导线架在制造和加工过程中下垂或翘曲。而块的数目可能会有从1到任何数目的变化，通常是3至12个块就足以提供足够的支持，然而大多数制造的封装类型于每导线架带有大量的单颗元件。如果该块太小，块可能不是该封装尺寸的一个偶数增量，即节距，以及有用的导线架区域将被浪费。每个块可以用从1至15分钟来处理，这取决于块的大小和该封装被制造的节距。细小的节距封装中含有较多的街道，并且需用更多的时间来处理。名义上，导线架可以在10到20分钟内被处理。除了选择适当的激光波长来去除塑料和铜，该usmp制造过程可借由在街道制造中采用的扫描算法进行优化。在采用dlp移动投影和lcd电视中使用的方式按行光栅该激光光束是一种低效的方法，因为大多数导线架保留塑料并且不需要激光加工。相反的，它用来加工仅需要激光的区域是最好的，例如借由最先激光该横向街道，如图12d所示，然后激光纵向街道如图12e所示。导线架105示出了具有12底脚的底脚封装，一边3个底脚。在塑料清除期间光束扫描130a去除在横向街道的塑料；然后光束扫描130c去除纵向街道的塑料。塑料去除后，以类似的方式激光去除发生正交，在那里光束扫描130b去除在横向街道的铜；然后光束扫描130d去除在纵向街道的铜。如先前所述，在usmp过程中去除塑料光束扫描130a的宽度和去除铜光束130b的宽度不同来决定封装底脚的长度。每个激光扫描实际上包括被扫描材料的多个横向移位“切片”。例如如图12f所示，塑料清除光束130a包括145a到145j10个独立的扫描，而激光铜去除光束130b包括144a到144g7个独立的扫描，每个激光光束都具有一44μm尺寸146的点。而较小的点是有可能的，20μm至50μm的点是优选用以降低在激光扫描所需的切片数。然而，过大的点尺寸是不优选的，因为它限制了封装特征的分辨率。该切片可稍微重叠而没有任何不利的影响，实际上它最好让他们略微重叠。没有重叠，每44μm宽的七切片将造成塑料切割308μm但铜去除光束130b的总宽度只有300μm。非重叠的激光光束因为残余金属和塑料是有问题且金属可存在于街道制造过程而造成有缺陷的产品。从导线架105所得到的底脚封装示于图12g，包括激光定义的塑料主体110z和导电底脚147。作为参考，横向激光光束130b去除铜和纵向激光光束130d去除铜的位置皆被包括在内。在制造四边底脚封装时，必须特别考虑到如何在引脚形成和切割成单期间去除连接杠。连接杠(在图12g和12h中借由连结杆148来举例说明)，为额外的金属片用来稳定该导线架及于制造期间从封装塑料主体自然突出将芯片垫固定在正确位置。在传统的引脚封装中，该切割成单处理期间，连接杠被机械剪切掉并去除该额外的金属片，即“去渣”。而该加工不适用于usmp，因为它在制造过程中增加了机械应力，需要额外的设备，并如图3idpak立体图45j所示常常导致小金属突出于塑料外侧的可能性。在用于制造四边底脚封装的usmp过程中，直线激光算法包括横向和纵向切片造成不需要的人工制品，连接杠148的剩余段，其从芯片垫的角落形成突出的铜悬臂。此人工制品可用相同的激光加工借由增加激光扫描图案来消除。如图12h所示增加横向激光切片144a到144g的组合用来包括额外的切片149a到149d去除连接杠148人工制品。以保护封装塑料不被激光，这种激光扫描是不连续的，但激光仅发生很短的持续时间，以便引导该激光光束在连结杆148的顶部。可替代地，连接杠去除可发生做为一个从金属底脚的形成被分开的步骤。底脚、功率和无引脚封装的并行制造根据该usmp过程和本文所揭露的封装，引脚和无引脚两者封装可以在相同的生产线上被制造，甚至同时进行。图13所示为该制造过程的方框流程图包括该步骤，始与本申请之前揭露的一个制造图案化导线架(步骤150)的方法，随后借由焊料或环氧树脂将芯片贴附(步骤151)，可选择焊夹引脚贴附过程(步骤152)和引线接合(步骤154)。如路径153所示，如果半导体不是一个高电流分离式元件则焊夹引脚过程(步骤152)可被跳过。引线接合后，使用是独立的模穴或者最好使用塑模成型块来执行塑料塑模成型(步骤155)，即模板胶封很多元件。于塑模成型后，激光塑料和引脚的定义，执行切割成单(步骤159)，包括使用激光选择性去除塑料(步骤156)，其次是激光引脚的定义(步骤157)以及连接杠切割(步骤158)。然后该切割成单的芯片准备好给贴片机按要求执行测试和包装到胶带和卷带或叠片包装。图14a至图14j示出了引脚功率封装特别是底脚功率封装以及ic封装包括使用相同usmp处理的引脚或无引脚封装的并行制造。提供被用于引脚和无引脚元件两者相同厚度的导线架，相同的usmp处理借由简单的改变导线架设计訧能够在共同的线同时制造这些不同的封装类型。在加工或机械工具没有其它改变的需要。如果导线架的厚度和塑料模穴的厚度改变时，蚀刻时间必须进行相应的调整。图14a示出了两个铜片的剖面图，上图所示的铜片170a是用于制造底脚功率元件封装，以及下图示出的为铜片170b被用于制造引脚或使用根据本发明usmp方法的底脚ic封装。为说明起见，该虚线标识垂直柱100a、之后用于形成该封装的芯片垫、用于形成底脚到功率封装的散热垫的l形几何100f，用于形成封装的导电引脚和底脚的z形几何100g，以及用于从它们的芯片垫将封装的导电引脚电性分开的蚀刻几何101r。铜片170a的厚度可以在200μm至700μm间变化，以500μm是一种常见的良好热散厚度。铜片170b的厚度可以从50μm用于智能卡应用至300μm用于功率ic的变化，以200μm为用于大多数集成电路常见的厚度。图14b的上图示出了于底脚功率封装的导线架制造过程中，铜片170a的背面蚀刻，其中光罩171a包括光阻剂或化学蚀刻抗阻涂层以窗口172a开口来定义铜蚀刻的区域。同样图14b的下图说明了于无引脚或底脚ic封装的导线架制造过程中，铜片170b的背面蚀刻，其中光罩171b包括光阻剂或化学蚀刻抗阻涂层包括窗口172b和172c开口来定义铜蚀刻的区域。然后该铜使用如先前所述的湿化学物质或干蚀刻穿过窗口172a，172b和172c来被蚀刻。图14c的上图示出了于底脚功率封装的导线架制造过程中如刚刚之前铜片170a的正面蚀刻。如所示铜片170a包括由先前的背面蚀刻步骤所造成的背面蚀刻穴173a，与光罩窗口172a(图14b)一致。为了限定正面铜蚀刻的区域，光罩174a包括光阻剂或化学蚀刻抗阻涂层包括窗口175a、175b和175c。类似地，图14c的下图示出了于底脚功率封装的导线架制造过程中刚刚之前铜片170b的正面蚀刻，包括由对应于先前的背面光罩特征172b和172c(图14b)的背面蚀刻过程所造成的背面蚀刻穴173b和173c。为了限定正面铜蚀刻的区域，光罩174b包括光阻剂或化学蚀刻抗阻涂层包括窗口175d、175e、175f和175g。光罩后，然后该铜用如先前所描述的湿化学或干蚀刻穿过窗口175a到175g来被蚀刻。虽然蚀刻顺序是显示背面蚀刻发生于正面蚀刻之前，该顺序可以被颠倒而不会改变所得到的导线架。不论顺序为何，该所得导线架被示出于图14d，其中上图示出为底脚功率封装，而下图示出为无引脚的底脚ic封装。正面铜蚀刻后，光罩窗口175a、175c、175d和175g造成相应的底脚183a、183b、183c和183d也连接到在导线架的其它元件，以便于机械支撑。同时在正面蚀刻期间，开口175b，175e，和175f与背面蚀刻穴173a，173b和173c(图14c)合并，以形成缺口185a，185b和185c，悬臂引脚181a，181b，和181c，垂直柱182a，182b，182c以及背面穴184a，184b和184c。该悬臂181a、垂直柱182a和底脚183b的组合形成上述z形几何100g，一个独立的导电引脚借由根据usmp工艺和设计所制成的底脚功率封装的间隙185a从芯片垫180a被电断开的特性。在ic封装中，该悬臂181b、垂直柱182b和底脚183c的组合，以及同样的该悬臂181c、垂直柱182c和底脚183d的组合，形成相同于上述z形几何100g一个独立的导电引脚借由相应的间隙185b和185c从芯片垫180b被电断开的特性。而图中的各个导线架的元件显现彼此独立，它们全借由底脚183a，183b，183c，和183d被彼此附属如同一单个互连导线架的一部分而其它铜件在此特定的剖面是看不到的。该底脚依序连接到导线架框架以便在于加工时保护整个机械结构。在芯片垫180b未连接到任何导电引脚或底脚的情况下，该芯片垫必须借由使用临时的连接杠构造当作类似于几何100e的悬臂固定住以及于切割成单的过程中将渣与封装的塑料切除。在图14e，半导体芯片190a，其包括功率元件或功率ic借由导电环氧树脂或焊料191a附着至芯片垫180a而半导体芯片190b包括ic通过导电或不导电的环氧树脂层191b附着到芯片垫180b。除非元件传导电流垂直穿过该半导体芯片垫的背面，它是不希望采用焊料作为芯片附着的材料因为该半导体芯片需要背面金属于减薄之后在制造过程中施加到晶圆的背面，增加了不必要的额外成本和半导体制造工艺的复杂性。在图14f中，接合焊线195a连接半导体芯片190a至181a悬臂；接合焊线195b连接半导体芯片190b至悬臂181b，而接合焊线195c连接半导体芯片190b至悬臂181c。其他的接合焊线连接到其他导电引脚和底脚，但在这个特殊的剖面图看不见。如图所示，而超过一个以上的接合焊线可以被附着到半导体的相同表面，借由该接合焊线接触该电位，信号或电极可以是相同或可以是独特和不同的。在功率元件传导非常高电流的情况下，接合焊线可以由如前所述的铜焊夹引脚取代。在图14g中，该导线架被塑料196a和196b所塑模成型。根据模穴工具，该塑料可被塑模成型围绕每个单独的芯片或最好用一至五个大块塑料而每块塑料包括一个以上的产品。根据产品的芯片和封装尺寸，从一个常见塑模成型块所制造的产品数量，其范围可以从几个到数千个单位。在塑模成型块中该塑料覆盖整个块，包括街道，底脚183a、183b、183c和183d上面的芯片边缘以及其填满背面穴184a、184b和184c和间隙185a、185b和185c。塑料的厚度也必须够厚以完全覆盖和胶封任何接合焊线195a，195b和195c或任何的铜焊夹引脚。如图14h所示的激光塑料去除步骤。激光光束198a被扫描以选择性地去除一部份塑料196a和196b。在上部图示示出在底脚功率封装的情况下，将底脚183a和183b上方超过金属部分的塑料去除，本文中超过芯片垫180a的部分是指散热垫180c以及暴露的垂直柱182a的一小部分。在无引脚或下部图中所示底脚ic封装的情况下，将底脚183c和183d上方超过金属部分的塑料去除，该去除的区域延伸到和暴露于垂直柱182b和182c的一小部分。在塑模成型块上激光去除塑料的情况下，该激光定义了封装塑料的横向尺寸而不是模穴。例如，使用不同的导线架，单塑模成型块可被用来制造产品的范围包括ic封装在2×2mm、3×3mm、6×6mm、2×3mm、3×5mm或任何在两个或多个边带有引脚的封装形状，或用以生产分离式电晶体和功率封装如sot23、dpak和d2pak。可替代地，如果使用一个特定产品的塑模成型，激光塑料去除步骤可被跳过或于塑模成型后为了封装客制化的目的被用来增加该设计。假设塑料厚度196c和196d的厚度相同激光设置可被用于制造ic和功率封装两者。然而，如果该功率元件具有比ic封装较厚的塑料，则用于该功率封装的激光塑料去除的功率设定必须相对的增加。最后，如图14i所示，在激光引脚定义和切割成单的步骤中，激光光束199a被用于从街道去除金属引脚183a、183b、183c和183d和形成可控制横向长度和形状可与波峰焊接兼容的引脚。例如，在上部图所示的底脚功率封装，底脚183f和其它(未示出)的长度由激光光束199a所定义。且从散热垫180c延伸的底脚183e是由相同的激光光束199a所定义。同样的，在下部图所示出的ic封装如同一底脚包封装，激光光束199a被用来从街道除去所有金属并定义底脚183g和183h的长度。可替代地，如果采用机械切割或冲压，激光引脚的定义和切割成单可借由其机械等效来消除。同时与usmp工艺流程相兼容，机械的解决方式是低劣的，因为它们造成的芯片应力导致塑料开裂和残留，即，塑料残渣必须腐蚀掉。机械的解决方式也受到机械磨损而造成在底脚长度的变异性。假设底脚183e和183f的厚度和底脚183g和183h的厚度相同，该相同的激光设置可用于制造ic和功率封装两者。然而，如果该功率元件具有比ic封装更厚的金属脚，则在功率封装中用于该金属引脚激光切割的功率设定必须相对地增加。使用激光提供超越现今传统机械方法的显著优点，因为它使底脚和无引脚封装能够在同一制造生产线来制造。在通用型表面粘着封装如所描述的流程，有引脚或无引脚封装是由塑料去除和金属定义的激光相对位置来决定。例如，如果由激光光束199a造成切割的宽度比借由激光光束198a所造成切割的宽度小，那么将导致该底脚封装由此金属底脚横向延伸超出塑料的边缘。然而，如果由激光光束198a和199a所造成的各个切口的边缘皆对齐，该塑料和金属将展现出没有金属突出的垂直对齐紧连侧壁。以这种方式，在图14i的下部图中所示了底脚封装可简单地借由改变激光光束198a和199a的扫描位置而被转换成无引脚封装，如图14j所示。usmp封装该通用型表面粘着封装技术以及本文所揭露的过程有利用灵活且多元化的封装类型，包括无引脚和底脚封装两者，其中底脚封装还包括底脚ic封装、底脚功率ic封装和底脚分离功率封装。底脚usmpic封装和底脚usmp功率ic封装共享具有多个电性连接或“底脚”的共同特征，但事实上包括在ic封装芯片在该半导体中通常包括模拟，数字，存储器，或微控制器功能的不同，其通常不携带大电流或消耗大量的功率，而包含半导体芯片的功率ic封装可做到这一点。功率ic半导体芯片包括模拟和/或数字控制电路与一个或多个高压或高电流开关、电压调节器、切换式电源供应器、限流器、马逹驱动器、螺线管驱动器、灯和led驱动器以及其他界面产品的阵列组合。而在某些情况下，该底脚usmpic封装可被用于功率和非功率的应用，在其他情况下，功率ic特定的usmp封装也可借由任何的各种技术来实现，包括：●借由使用较厚的导线架、暴露的芯片垫以及将散热垫焊接到pcb以增加usmp封装的热降低和热扩散能力；●借由使用焊夹引脚或覆晶装配方法消除接合焊线以降低接通电阻；●借由芯片变薄和导电环氧树脂芯片附着降低热阻；分离式功率元件需要相同的低热传和电阻作为功率ic并采用如上所述的相同的技术，除了功率分离式元件通常传导比其功率ic对应更高的电流和更底的电阻，利用焊夹引脚来达成，较大直径的接合焊线，或更多的接合焊线。分离式电晶体和功率封装一般需要2～7的电性连接，最广泛应用的是用三个连接，即带有低电流阐极或输入信号，借由接合焊线或焊夹引脚连接至高电流的源极或阴极连接，并且借由导电芯片垫也可兼作散热垫的汲极或阳极连接制成。除了制造底脚和无引脚封装，本文所揭露的usmp工艺和技术也能够制造用于通孔或表面粘着装配的引脚封装。用usmp工艺制造的底脚封装和引脚封装间主要区别借由各种类型usmp封装的剖面图为最佳说明。在图15a至图15f所示的剖面图表示一切割线从任一封装边缘带有引脚、底脚或连接，通过该封装到该相对边缘。图15a对比底脚和无引脚usmp制造的封装，每个在pcb上皆有从y0延伸到y10横向长度。底脚封装220a和无引脚封装220b包括导电引脚183g和183h包含段b、垂直柱182b和182c包含段a、悬臂181b和181c包含段c、暴露芯片垫180b包含段a以及介于段a和段c间的间隙ac。半导体芯片190b位于暴露芯片垫180b的上面是借由中间芯片连接191b被附着。接合焊线195b电性连接到半导体芯片190b表面部分的电极并借由悬臂181b连接到底脚183g。接合焊线195c电性连接到另一个半导体芯片190b表面部分的另一个极，并借由悬臂181c连接到底脚183h。段a和b的底面是从共同的铜件被构造在本质上是共平面的。段a和c的顶面是从共同的铜件被构造在本质上是共平面的。在街道外的芯片，即横向低于y0或超过y10的位置，段d是清除所有的塑料和金属。在无引脚封装220b，激光所定义的塑料196e从街道横向延伸至街道，即从y0到y10。在底脚封装220a的情况下，塑料196d不覆盖封装从街道到街道，而是在垂直柱182b和182c的上面从y2横向延伸到y8，只可见垂直柱的一部分超越该塑料196d的边缘。塑料196d和196e两者皆从塑料边缘的底部垂直延伸到覆盖接合焊线195b和195c的上表面。在制造业中，底脚封装220a和无引脚封装220b两者的制造相同，除了激光用于去除塑料定义在底脚封装220a的塑料196d在y2到y8间的横向延伸，而在无引脚封装220b的塑料196e的横向延伸保持原状在y0与y10间。图15b示出根据本发明制造的无引脚和底脚usmp封装的两个变体。在底脚封装220c，塑料196f在底脚183g和183h上面延伸是从y1延伸到y9且完全胶封垂直柱182b和182c。在无引脚封装220d，该底脚先前包括的段b被垂直柱182d和182e包含段a所取代。图15c示出了底脚usmp封装220e和无引脚封装220f包括根据本发明所制造包括独立芯片垫，具体而言，其中芯片垫181d包括段c被塑料196d或196e将各边胶封。图15d示出了根据本发明所制造的功率usmp封装的两个变体。在底脚功率封装220g，半导体芯片190a包括粘着于暴露芯片垫上面被塑料196c所胶封的功率元件，带有导电芯片附着191a。接合焊线195a电性连接半导体芯片190a的金属化表面到悬臂181a并通过垂直柱182a到底脚183h。暴露芯片垫180a和散热垫180c，和底脚183j一起，同时提供电和热的传导。塑料196c横向延伸从y3到y9，与y0和y3间的塑料被去除从散热垫180c来提高对流冷却。在图15d中还示出功率封装220h包括在段c粘着于隔离芯片垫181e上面且被塑料196c胶封的半导体芯片190a。热能横向流动通过隔离芯片垫181e到暴露芯片垫181f并通过垂直柱182f到达底脚183h。借由对流从散热垫181f的表面以及借由热传导通过底脚183k到pcb以这种方式将热移除。虽然本文所揭露的usmp工艺能够制造带有芯片垫和底脚本质上为共平面的表面粘着封装，该工艺也能够生产引脚封装对于通孔或表面粘着pcb装配的能力。在这种封装该悬臂段c便于引脚从塑料的中心突出且不与暴露芯片垫的背面共平面。图15e说明了一个引脚封装的实施，其中悬臂181h从塑料196c突出为从y9到y20延伸的长度。在制造封装220j的过程中，背面光罩层有延伸贯穿段c的开口而该正面光罩层延伸贯穿段c，其结果是，该金属片只有从段c的背面被蚀刻。结果悬臂181h的底面与芯片垫180a的底面、散热垫180c或散热垫底脚183j不共平面。以usmp工艺的这种方式可用于生产引脚封装如to-220，但不用机械冲压可消除所有的机械应力。该usmp工艺也可以用来代替鸥翼式封装而完全消除了对于不精确的机械引脚弯曲的需要。一个usmp替换鸥翼式功率封装220k的例子示于图15f，其中悬臂181l从y9延伸超出塑料196c到y11。超出y11为垂直柱182l包括段a连接到底脚183l并延伸至y12。不同于传统的鸥翼式封装，从y9到y11的悬臂长度没有被以确保机械引脚弯曲夹具的需要所限制。此外，由于它们皆从相同的铜件所构成没有任何机械弯曲或冲压，所以该底脚183l的底部表面与芯片垫180a和底脚183l的底面本质上是共平面的。没有传统的引脚弯曲工艺可以确保为共平面。而在本实施例所示的散热垫180c位于封装的一个边缘上和引脚181l的另一边上，引脚可存在于封装的两个、三个或四个边，有或没有散热垫可根据需要来决定。先前所示出的剖面图显示代表取得于切割线穿过以及在平行于导电引脚中的剖面图。图16示出的剖面图为取得于多个切割线平行于封装的边并垂直于该导电引脚。该立体图示出各个被示出的断面的位置，其中芯片垫209借由间隔208包括间隙从悬臂205a和205b被隔开。悬臂205a和205b包括段c连接到垂直柱203a和203b包括段a，它们反过来连接到底脚201a和201b，其借由空隙202被横向隔开。垂直表面210定义了封装的塑料横向延伸，其中所有在垂直表面210的正面是被暴露而其背后是被胶封。剖面y1-y1'示出该切割线穿过底脚201a和201b被空隙202所隔开。在垂直表面210的平面中，剖面y2-y2'示出该切割线穿过垂直柱203a和203b被塑料204、202所隔开，垂直表面210的背后平面，剖面y3-y3'示出该切割线穿过悬臂205a和205b被塑料204所隔开。在悬臂205a或205b的端部间隙208和芯片垫209之间，剖面y4-y4'只示出塑料204的存在。usmp封装特征使用本文所揭露的usmp制造顺序可以制造多种封装类型和不同的封装特征。而usmp封装的内部结构可能会发生变化，借由usmp工艺制造该外部封装特征与pcb装配相关的可以识别并分成几个大分类，亦即：●具有暴露侧壁的底脚表面粘着封装；●具有无暴露侧壁的底脚表面粘着封装；●无引脚表面粘着封装；●具有直引脚的引脚通孔封装；●引脚表面粘着(即鸥翼式)封装(没有引脚弯曲)；●散热垫功率表面可粘着封装；●上述的各项组合；虽然上述的引脚封装还可以利用引脚弯曲和成形步骤来制造传统的鸥翼形引脚，这样做没有任何好处，如上述的各种usmp选项在成效上和可制造性皆优于机械弯曲引脚。图17a示出带有暴露侧壁底脚表面粘着封装的立体、纵向、侧视以及底面视图。在立体图250中，塑料封装251包括至少一个导电引脚252从封装主体突出与封装的底部为共平面。此底脚包括铜用可焊金属如锡、银、钯、镍等加以电镀被用于焊接该封装到pcb，并与波峰焊接和焊料回焊装配相兼容。在底脚封装的波峰焊接装配中，在封装被粘贴或粘合至pcb后焊料从上方被应用。该焊料以熔融形式涂覆于该封装和pcb但只附着到金属表面上，即该暴露底脚252以及还可能到暴露侧壁253。在波峰焊接装配中，元件的放置之前没有焊料被应用于底脚252的下方。由此产生的焊接使用自动光学检测方法用来确定一个已完成合适的焊接件是容易查验已实现的焊料粘附，由此产生的焊料是容易核查。在图17a中所示的底脚封装还兼容于使用焊料回焊装配加工。在焊料回焊装配中，元件放置之前焊料被涂覆到pcb上并被熔化到位。然后，将该封装放在硬化的焊料之上并用粘着剂或机械支撑固定于pcb上，而该pcb通常在一个缓慢移动的传送带上被送进熔炉或烤箱中。当pcb通过时该烤箱的温度被选择为足够的温度用来重新熔化pcb上的焊料。然后该熔化的焊料以液体的形式附着到封装的导电底脚252，并可能借由表面张力的作用润湿到该底脚的侧面。因为该焊料，在元件放置前被熔化于该pcb上，第二次熔化，该处理被称为焊料的“回焊”装配加工。回焊pcb装配较慢且涉及比波峰焊接装配更昂贵的生产设备。一般波峰焊接装配要求x射线检查以确认焊接的品质。该底脚usmp封装的独特性是在于它是波峰焊接与回焊焊接相兼容的。明确地，该封装是适合波峰焊接，因为该焊料容易在底脚252上和部分的垂直侧壁253上流动，然而，如底面视图所示，显而易见的是底脚252包括一个导体大于塑料251突出在外。这个大金属垫被暴露于封装的底面，具有比现今无引脚封装诸如qfn或dfn相等或更大的总金属面积，为可靠的焊料回焊粘附提供了一种足够的面积。以适当的pcb设计，焊料于回焊时也可以通过表面张力于底脚252的顶面和两侧上达到重新分布，甚至于回焊装配线中便利于光学检测。图17b示出了底脚表面粘着封装的立体、纵向、侧视与底面视图。在立体图260中，塑料封装261包括至少一个导电底脚262从封装主体突出与封装的底部为共平面，但不包括为焊料润湿到其上的金属垂直侧壁。如同先前所描述的封装，该底脚封装的这个变体可装配到pcb上使用波峰焊接或回焊焊接。不论垂直导电侧壁于特定pcb组装厂是否有益或是一个偏好的问题。消除了该垂直导电侧壁可以降低封装的底脚和任何暴露连接杠间意外短路的风险，但用适当的设计规则，该风险可以完全被缓解。暴露垂直侧壁的优点是它为焊接提供了额外的面积且很容易借由光学检查被确认，但只有底脚封装的适当加工可以可靠地生产相同的效果。因此，在本质上，该底脚封装的两个版本间没有区别。整个应用于该底脚封装的其余部分说明将描绘封装具有暴露的垂直侧壁，但应被理解的是，若有需要则非暴露的侧壁版本可以被取代。图17c示出了无引脚表面粘着封装的立体、纵向、侧视和底面视图。在立体图270中，塑料封装271没有导电底脚或引脚从封装主体突出以及没有用于焊料可靠地贴附于其上的金属。该垂直导电侧壁273，而焊接不足以确保使用波峰焊装配的可焊性。所以不像该先前所描述的底脚封装，该usmp封装的该变体只可被装配到使用焊料回焊的pcb上。这个图形的关键点是该usmp加工能够确切的重复制造现有无引脚封装如qfn和dfn使用相同usmp制造程序能够制造波峰焊接底脚封装甚至能够制造通孔引脚封装，因此该封装的绰号为“通用”。该usmp制造无引脚封装的变体的立体、纵向、侧视和底面视图被示于图17d。在这个版本中，示出于立体图276中，该无引脚平台垫包括只有一个底脚277而不是整个导电柱，以至于该暴露垂直侧壁是被底脚277的垂直侧壁所取代包括在整个塑料271在内除了其侧壁和底部边缘。该变型的底面视图与先前说明的底脚275是相同。在图17e所示的为另一替代实施例，底脚279从塑料主体271的边缘插入，并在封装侧壁没有金属出现如于立体图278所描绘。使用该usmp方法所制造引脚封装的一个例子示于图18a中包括立体图、纵向、侧视和底面视图。虽然该封装制造所使用的是usmp加工所设计用于制造表面粘着封装，在立体图280中所示出的封装是一个用于通孔pcb装配而非用于表面粘着所设计的引脚封装。如同这样从封装主体281突出的引脚286，靠近塑料封装的主体的中心，而不与该封装的底面共平面。该引脚286的阴影或光学“投影”287在平面上借由塑料281底部所定义被示出以阐明该引脚的三维位置。为了完整起见，该usmp加工可用于制造“引脚表面粘着封装”形状类似于鸥翼式封装但无需任何引脚弯曲。这种类型的封装被示出于图18b的立体图290。包含从塑料体291突出的金属引脚296并且与垂直柱293相交被连接到底脚292。底脚292与该封装和塑料291的底部为精确的共平面，因为在制造该引脚时不涉及弯曲。该引脚296的阴影或光学“投影”297在与塑料291和底脚292的底面相同的平面上被示出以阐明该引脚元件的三维位置。该usmp加工也能够制造散热垫用于功率封装。在图18c的立体图300中，从塑料301突出的厚金属散热垫303以便于提高热传导到该pcb以及增强对流到空气中。如图所示，厚金属散热垫303是附属于底脚302以提供波峰焊接兼容性，传统制造散热垫所没有提供的特点。底脚302可以位于沿着散热垫303的一个边缘，如图所示，或者可以沿着其周围的全部或其中一部份来外接散热垫303。总之，可用该usmp加工来制造的各种封装的可见元件包括在图9a到图9d中先前所描述的几何元素。具体来说，在底脚封装只有该底脚突出于该封装塑料以外，在引脚封装中该悬臂从塑料突出，在功率封装中该整个垂直柱突出于该封装主体以外，而在无引脚封装中没有金属大幅延伸超过塑料的外部边缘。usmp所制造底脚封装的内部结构为了证明usmp加工的通用性来制造各式各样的封装，经由剖面图是有利于用来说明示例的封装内部结构。在非对称的封装如底脚dpak或底脚dfn，在纵向的剖面，即，横切该引脚，将不同于其横向的剖面图。在四边封装中，该剖面通常为对称于纵向和横向方向之间没有区别，除了可能在该方向上的封装长度。图19a包括暴露和隔离芯片垫usmp导线架在该纵向封装方向的剖面图，特别是一条沿着切线通过芯片垫连接的底脚和分离的底脚。该导线架的剖面图是“非对称”相对于一条假想的中心线，因为该导线架的特征在封装的中心的相对两侧不是镜像，即，该左侧和该右侧是不同的。代表切线a-a'的剖面图340a示出的暴露芯片垫封装，其中芯片垫351a连接到底脚352a在侧边而悬臂353a、垂直柱354a和底脚352b形成z形导体和底脚不被电性连接至芯片垫351a。塑料胶封导线架和半导体芯片(未示出)包括上半部350a和下半部350b用以形成一个无空隙的均匀胶封。该塑料350b的下边缘与底脚352a和352b、垂直柱354a以及暴露芯片垫351a的底面为共平面。在切线c-c'的剖面340c表示暴露芯片垫351a是由隔离芯片垫353a包括导线架的悬臂部分所取代。图19b包括暴露和隔离芯片垫usmp导线架的剖面图，特别是沿着一条对称切线通过芯片垫和连接杠。在切线b-b'的剖面340b中表示暴露芯片垫351a包括连接杠353c和353d包括导线架的悬臂部，被塑料350a和350b所包围。该连接杠353c和353d的侧边边缘不突出于该塑料封装主体以外。该塑料350b的下边缘与该暴露芯片垫351a的底面为共平面。在切线d-d'的剖面340d中表示，隔离芯片垫353e包括该导线架穿过整个塑料主体的悬臂部分。由于该隔离分的芯片垫与连接杠合并，在此剖面它们是无法区分的。图19c包括暴露和隔离芯片垫usmp导线架的剖面图，特别是沿着一条对称切线穿过芯片垫连接底脚。在切线e-e'的剖面340e表示暴露芯片垫351a在封装相对的两侧连接至底脚352a和352b，并被塑料350a胶封在其上表面上。在切线f-f'的剖面340f表示隔离芯片垫353f在封装的相对两侧连接到底脚352a和352b，且上面350a以及下面350b被塑料所胶封。图19d包括用于功率封装暴露芯片垫usmp导线架的剖面图，特别是表示一切线穿过散热垫和底脚。在切线g-g'的剖面340g中表示暴露芯片垫351a延伸超出胶封塑料350a外以形成散热垫355。底脚352a被连接到散热垫355以促进波峰焊接能力。在另一边缘，悬臂353a、垂直柱354a和底脚352b形成z形导体且底脚不连接电性到芯片垫351a。塑料胶封该导线架和半导体芯片(未示出)，包括上半部350a和下半部350b以形成无空隙的均匀胶封。在h-h'切线的剖面340h表示暴露芯片垫351a连接到悬臂353g、垂直柱354b和底脚352b。悬臂353g坐落于塑料350b的上方。该塑料350b的底面边缘与底脚352a和352b、暴露芯片垫351a以及散热垫355的底面边缘是共平面。图19e包括一个暴露芯片垫usmp导线架沿着一条切线穿过散热垫和连接杠的剖面图。在切线j-j'的剖面340j表示暴露芯片垫351a连接到散热垫355和底脚352a，而在相对的边缘悬臂353d坐落在塑料350b的上方横向延伸到塑料350a和350b的边缘。图19f包括暴露和隔离芯片垫usmp导线架沿着一条对称切线穿过底脚没有连接到芯片垫的剖面图。具体而言，在切线k-k'的剖面340k表示，z形导体和底脚包括悬臂353a、垂直柱354a以及底脚352a位于与暴露芯片垫351a相邻但电性被隔开。对称的，该封装的相对边缘包括另一个彼此电性分离的z形导体和底脚，包括悬臂353b、垂直柱354b以及底脚352b。塑料胶封导线架和半导体芯片(未示出)，其包括上半部350a和下半部350b以形成无空隙的均匀胶封。塑料350b的底面边缘与底脚352a和352b并与被塑料350a和350b四面包围的隔离芯片垫353h包括悬臂的底面边缘共平面。诸如这类芯片垫353h从该封装的背面以及从任何相邻底脚的电性是被隔开的。图19g包括暴露和隔离芯片垫usmp导线架的剖面图，特别是沿着一条称切割线穿过芯片垫不横切底脚或连接杠。例如，代表切线m-m'的剖面340m说明了被塑料350a和350b所包围的芯片垫351a而代表切线n-n'的剖面340n说明了被塑料350a和350b所包围隔离芯片垫353h。图19h包括暴露芯片垫usmp导线架沿着对称切线穿过双芯片垫有和没有连接杠的剖面图。代表切线q-q'的剖面340q说明了两个芯片垫，特别是被塑料350a和350b所包围的暴露芯片垫351a和351b。在切线p-p'的剖面340p中表示，该两个芯片垫连接到悬臂连接杠延伸到该塑料主体的边缘，特别是其中暴露芯片垫351a连接到连接杠353c且芯片垫351b连接到连接杠353d。图19i包括隔离芯片垫usmp导线架沿着对称切线穿过双芯片垫有和没有连接杠的剖视图。表示切线s-s'的剖面340s说明了两个芯片垫，特别是被塑料350a和350b所包围的隔离芯片垫353j和353k。在切线r-r'的剖面340r表示两个芯片垫连接到悬臂连接杠延伸至塑料主体的边缘，但由于悬臂连结和隔离芯片垫是由相同的悬臂所形成的，它们在图中是没有区别的。图19j包括混合着隔离和暴露芯片垫usmp导线架沿着对称切线穿过双芯片垫有和没有连接杠的剖面图。表示切线u-u'的剖面340u说明了两个芯片垫，特别是被塑料350a和350b所包围的暴露芯片垫351a和隔离芯片垫353k。在切线t-t'的剖面340t代表该两个芯片垫连接至连接杠延伸至塑料主体的边缘。如图所示，暴露芯片垫351a连接到连接杠353c包括悬臂。隔离芯片垫353k同样的连接至悬臂连接杠，但由于芯片垫是由相同的悬臂所形成，该隔离芯片垫和连接杠在图中是没有区别的。图19k包括双隔离芯片垫usmp导线架的剖面视图340v，特别是描绘对称切线v-v'穿过隔离双芯片垫353l和353m，相对应的垂直柱354a和354b，以及相对应的芯片垫连接至底脚352a和352b。最后图19l示出z形导体和底脚未被连接到芯片垫包括悬臂部分353a用于焊线接合、垂直柱354a和底脚352b的剖面和底面视图。从底面和剖面两视图在封装背面的暴露金属包括一部分重叠塑料350a和另一部分突出超过塑料的边缘外。于本揭露随后的图中，该z形导体和底脚将被表示为一个阴影底脚描绘从该封装的底部连接可看见的一部份和一细线延伸代表着位于塑料350a内部的悬臂部分以及从封装的外部无法辨别，从封装的底部是看不见的，除了借由使用x射线检查。长虚线的部分是避免后来的插图可能未按比例的情况，不过也可就单纯来提醒阅读者该方型的底脚是z形导体的一部分。双usmp底脚封装的例子接下来的图示描绘了各种可用本文所揭露的usmp加工和方法来制造双边封装结构。一个双封装是封装其中引脚或底脚是存在于封装对立的两边。双封装可以是正方形或矩形。在矩形封装，较长的尺寸被称为封装的纵向不论它是否有连接，即引脚或底脚，在那些边缘或垂直于那些边的边缘上。该绘图一般包括该封装的立体图和两个底面视图说明-一为使用暴露芯片垫，另一为包括隔离版本的相同封装。在大多数情况下暴露芯片垫和隔离版本的立体图是相同的。从上一章节中相关剖面切线被标识于底面视图以用来明确识别每个封装的结构。此外，使用该usmp加工的任何底脚双边封装可以被转换成一个双边无引脚封装，即没有底脚延伸超出塑料主体的边缘外dfn等效底面积，简单地借由直线激光切割将金属去除，对于该相同的区域和边缘被用来定义塑料去除。为简洁起见，接下来的双封装的usmp无引脚版本将被排除于图之外。图20a至图31示出了由顶面和底面和在某些情况下由立体图所描绘可用于本文所揭露usmp方法和设备来制造单芯片以及多芯片封装的极其多样化范围。对于单芯片垫封装被标记的剖面图对应于图19a至图19g(即，切线a-a'、b-b'…n-n')中所示类似地标记被详细说明其剖面构造，且对于多芯片垫封装该被标记的剖面图对应于图19h至19k(即，切线p-p'、q-q'…v-v')所示类似地标记被详细说明其剖面结构，以及在图24c至图24j(即，切线w1-w1'、w2-w2'…z4-z4')。z形导体和底脚的顶面和剖面图详细的比较也包括在图19l中。被包括的绘图是各种usmp所制作的封装及其元素的示意图，而非尺寸精确的cad图。虽然一般绘图的尺寸主要是精确地，在许多情况下，该确切的尺寸不是正好一致，例如该z形导体和底脚的悬臂段其长度可能比借由底面视图的图所描绘的要长。如这些绘图主要在用于说明usmp元素成分，例如封装的芯片垫、底脚或引脚、z形导体、悬臂的延伸和没有限制的连接杠。它将是本领域技术人员众所皆知的该尺寸可被增加或减少，而不影响由usmp制造工艺可能造成的一般特征。如图所示，图20a包括单芯片垫2-底脚usmp370封装的各种视图显示与单芯片垫或暴露芯片垫为相兼容。这样的封装是对于具有两个电性连接的封装元件诸如半导体二极管包括pn、齐纳和肖特基二极管、瞬态电压抑制器、电压箝制、限流器，以及其它二端元件是有用的。如所示该底脚封装包括塑料371、底脚372和宽底脚373。连接杠374和该封装底脚连接到矩阵排列的导线架，在制造期间保持封装在固定位置中。在左下方的图示中，为了要最大化该可用芯片尺寸并降低封装的热阻，暴露芯片垫376被连接到宽底脚373如沿切割线a-a'所描绘并示出于先前的图19a中。在先前图19b所示出沿切线b-b'的剖面图是描绘相对应在垂直于切线a-a'连接杠连接的剖面图。类似地，在右下角的图示中，为了要最大化该芯片尺寸，宽底脚373被连接到隔离芯片垫377，如沿切线c-c'和沿连接杠切线d-d'所描绘分别示于相对应于先前图19a和图19b剖面图中。而隔离封装中于隔离芯片垫封装的热阻是不会低于暴露芯片版本，大量的热传导流过该悬臂芯片垫，向下传到芯片垫连接的底脚，并进入该pcb。以往单芯片垫2-底脚usmp380的一种变型被示于图20b，其中该第二隔离底脚382被制造成和芯片垫连接底脚383一样宽。该剖面相同于先前示出。图20c更进一步借由在封装的三边上延伸该芯片垫连接底脚，借由该三边底脚设计消除该连接杠以用来延伸该封装的最大化芯片尺寸。例如，在示于左下示图的暴露芯片垫版本中，暴露芯片垫396连接到在三边的底脚393。虽然由切线a-a'所描述的纵向剖面图跟以前的版本维持不变，则横向剖面图是不同的，如先前所示图19c的横向剖面图表示沿切线e-e'所描绘的。同样地，相同封装的隔离芯片垫版本示于右下绘图，其中三边底脚393连接至隔离芯片垫397。虽然在先前图19a的剖面图示出沿着切线c-c'所描绘的该纵向剖面图仍保持与现有的版本不变，但横向剖面图则不同，和代表沿着切线f-f'由图19c先前示出相应的剖面图所描一样。在相同2-底脚封装的另一实施例中该三边底脚是与宽底脚402相结合如图20d的绘图所示。上述带有两个电性连接的usmp底脚封装其尺寸大小可依据电流额定值和被封装产品的芯片尺寸来调整。对于大面积的芯片传导较高电流、多个接合焊线，覆晶封装或铜焊夹引脚可被用来将该芯片的顶面接通到其他的连接。对于预期消散大量热的元件，该暴露芯片垫版本是首选，因为其更低的热阻及更好的散热能力。图21a包括单芯片垫3-底脚usmp410与隔离或暴露芯片垫兼容的各种视图。这样的封装对于带有三个电性连接的封装元件如双极电晶体、小信号mosfet、jfet、功率mosfet、高电压的mosfet，三端稳压器ics、低压差线性稳压器或ldo以及并联式稳压器、或任何三个终端元件是非常有用只要他不呈现过多的热量产生。高功率元件如闸流管和igbt通常需要一个带有散热垫的功率封装，因此对于使用该特定类型底脚usmp不适合。如显示该底脚封装包括塑料411、底脚412a和412b宽底脚413。连接杠414和该封装底脚连接到矩阵排列的导线架，在制造期间保持封装在固定位置中。在左下方的图示中，为了要最大化该可用芯片尺寸，并降低该封装的热阻，暴露芯片垫416被连接到宽底脚413如沿切线a-a'所描绘并在先前图19a所示。在先前图19b所示出沿切线b-b'的剖面图是描绘相对应在垂直于切线a-a'连接杠连接的剖面。类似地，在右下角的图示中，为了要最大化该芯片尺寸，宽底脚413被连接到隔离芯片垫417如沿着切线c-c'所描绘并在先前的图19a显示，且沿着连接杠切线d-d'如先前在图19b所示。而该隔离芯片垫封装的热阻不会低于暴露芯片垫版本，大量的热传导流过该悬臂芯片垫，向下传到连接于芯片垫的底脚，并进入pcb。用三边底脚如usmp420来达成一个改进的热效能在图21b中所示。如图所示，该封装的最大芯片尺寸借由延伸该芯片垫到封装边缘来扩大，从而消除了连接杠并连接该芯片垫至封装三边的底脚。例如在左下图中所示的该暴露芯片垫版本，暴露芯片垫426连接到在三边的底脚423。虽然该芯片垫426的长度沿切线a-a'在先前的图19a中所示跟先前的版本维持不变，该芯片垫426的宽度沿切线e-e'在图19c中所描绘的是更大的，即，更宽。同样地，相同封装的隔离芯片垫版本于右下图中被示出，其中三边底脚423连接至隔离芯片垫427。虽然该芯片垫427的长度沿着切线c-c'与相应的剖面示于图19a跟先前的版本维持不变，该芯片垫427的宽在图19c中沿着切线f-f'所描述是更大，即，更宽的。在较高的功率层级，散热垫被要求进一步改善热传导和对流冷却。例如，图21c示出了带有散热垫438的3-底脚单芯片垫功率usmp430。该封装包括四个底脚，即432a、432b、432c和433；带有散热垫438和连接杠434的暴露芯片垫436。为了与传统的dpak和d2pak设计一致，中心底脚432b的电性与暴露芯片垫短路在一起如先前图19d所示相应剖面图中沿着切线h-h'所描述的一样。底脚432a和432c电性隔离于芯片垫436如沿切线g-g'借由先前的图19d所示对应横向剖面图中所描绘的一样，带有一个电极通常被用来作为一个闸极信号以及其它作为高电流连接，例如功率mosfet的源极连接。为了容纳更多额外的接合焊线应用于高电流传导，悬臂439c连接到底脚432c比其相应的底脚更宽。同样的，悬臂439a比其相应的底脚432a更宽。底脚usmp功率封装的一个独特功能如所揭露的是增加散热垫连接至底脚433，使dpak的装配能够用波峰焊接。示于图21d为功率封装的变体440，该中心底脚可被连接杠444b所取代借由先前图19e所示的对应剖面中沿切线j-j'所描绘。对于更高针脚数双边封装应用不同。带有4至8电性连接的封装通常包含线性ic、功率ic、界面ic以及甚至是双mosfet，例如一个n-渠道和一个p-渠道功率mosfet。例如，图22a说明单芯片垫4-底脚usmp500包括塑料主体501、底脚502a至502d以及连接杠504。该底脚封装可使用暴露芯片垫506来实现如先前图19f、图19b和图19c借由对应的剖视图分别示于沿着横向切线k-k'所描述以及纵向切线b-b'和m-m'所描述。该底脚封装也可使用如先前图19f、图19b和图19g分别示于沿横向切线l-l'所描述和沿纵向切线d-d'和n-n'所描述的单隔离芯片垫507来实现。术语“横向”和“纵向”都是垂直方向的任意描述，且不在用于限制或限定本发明的意思。一般来说，术语“长度”指的是任何较长方向但不应被解释为限制为封装结构的灵活性在导线架相关的方向以及塑料型状或在封装较长或较短边缘底脚的数目以便作为底脚到底脚的间距和底脚到角落的间距设计规则被保持。为了允许底脚对底脚的间距，即为节距从底脚的中心到其相邻底脚的中心，取决于在pcb工厂粘着该usmp的能力而不是在其制造上。底脚间的节距可依要求而有所不同，一般采用现今鸥翼式引脚封装所使用的工业标准引脚节距值。共同的中心至中心的节距尺寸可包括0.2mm、0.35mm、0.4mm、0.45mm，0.5mm、0.8mm、1.0mm、1.27mm和1.5mm。在某些情况下，例如在高电压应用，一个较大的尺寸可被实现，不是借由引入新的节距，而是借由从封装标准节距尺寸省略底脚，同时保持该封装底脚的其余部分。例如，一个usmp制造底脚封装具有0.45mm节距的标准底脚可以借由从封装省略底脚来达成0.9mm的节距。图22b示出单芯片垫6-底脚usmp510包括塑料主体511、底脚512a到512f以及连接杠514。该底脚封装可使用暴露芯片垫516被实现如沿横向切线k-k'所描述以及纵向切线b-b'和m-m'所描绘分别借由于先前图19f、图19b和图19g对应的剖视图所示，或带有隔离芯片垫517所描述沿横向切线l-l'和纵向切线d-d'和n-n'所描述亦示于先前相同的参考图。图22c说明各种单芯片垫usmp带有暴露芯片垫的底面视图。一个8-底脚封装可被实现如所示包括暴露芯片垫526如沿横向切线k-k'和纵向切线b-b'和m-m'分别借由先前图19f、图19b和图19g示出对应的剖面图所描述，带有底脚522a到522h，或类似在12-底脚封装包括暴露芯片垫536带有底脚532a到532l。或在18-底脚封装包括暴露芯片垫546带有底脚542a到542r。在后者的情况下芯片垫依照封装的长度成比例放大，可以使用一个以上的连接杠，例如连接杠544a和544b。图22d说明了各种单芯片垫usmp带有隔离芯片垫的底面视图。8-底脚封装可以被实现如所示包括隔离芯片垫557沿横向切线l-l'和纵向沿切线d-d'和n-n'分别借由先前图19f、图19b和图19g示出相应的剖面图所描绘，带有底脚552a到552h，或类似在12-底脚封装包括隔离芯片垫567带有底脚562a到562l，或在18-底脚封装包括隔离芯片垫577带有底脚572a到572r。如前所述，一个以上的连接杠可被用来稳定宽芯片垫，例如连接杠574a和574b。在基于本揭露的usmp技术，封装的宽度范围可使用一般常用的制造工序简单地借由改变导线架设计来制造。例如一个16-底脚双边usmp可被用来实现无数的排列组合如不同尺寸的单或双暴露、隔离或混合芯片垫和引脚输出。图23a说明了16-底脚usmp带有单、双暴露芯片垫的底面视图。该单芯片垫示出于左图，包括暴露芯片垫606带有底脚602a到602p。沿横向切线k-k'如借由先前图19f所示对应的剖面图所描述。该底脚没有连接到芯片垫。纵向结构示于沿切线b-b'通过连接杠604a和604b及沿着切线m-m'横切仅暴露芯片垫606及塑料601分别与先前图19b和图19g示出相应的剖面图一致。图23a的右侧示出双芯片垫的版本包括两个芯片垫，即借由连接杠614a保持芯片垫616a在固定位置上和借由连接杠614b保持芯片垫616b在固定位置上。纵向结构沿着切线p-p'通过连接杠614a和614b和沿着切线q-q'仅横切暴露芯片垫616及塑料611与先前图19h示出相应的剖面图两者一致。而于焊线接合时暴露芯片垫可被机械地从下面所支撑，芯片垫616a和616b的中心最末端都没有连接杠连接并在制造期间很容易移动，特别是在塑模成型模制期间。为了防止此问题，该芯片垫可借由垂直柱或是借由悬臂被连接至任何一个底脚。芯片垫连接至底脚的各种组合示于后续的附图。例如，在图23b中的左侧图所示为双芯片垫封装，暴露芯片垫626a借由连接杠624以及芯片垫连接至引脚622f来保持其在固定位置上。暴露芯片垫626b借由连接杠624b以及芯片垫连接至底脚622b，622c和622d来保持其在固定位置上，也用作电性连接和导热路径。当引脚被连接到芯片垫时，一个封装最大数量的电性连接被减少。例如，虽然图23a所示的双芯片垫设计拥有16个不同的底脚，它提供了18个电性连接，因为芯片垫616a和616b可以通过pcb将电性连接至芯片垫下方。与此相反，虽然图23b的左侧示图也拥有16个不同的底脚，它只提供14不同的电性连接，因为底脚622b、622c、622d和622f对该芯片垫的电性是短路。在图23b的右侧示图中，四底脚已经合并成一个长底脚632z，而芯片垫连接至底脚632a到632d保持独立。由此产生的封装整合两个低热阻芯片垫636a和636b进入到13个不同的底脚包括只有10个独立的电性连接。由于超宽底脚632z，在波峰焊接暴露芯片垫636a之后，比暴露芯片垫636b有能力承载更高的电流和略多的热能。芯片垫连接至底脚也可以采用usmp制造多脚封装具有隔离芯片垫，不同之处在于在导线架设计必须特别注意在焊线接合和塑模成型时确保稳定性。具有双隔离芯片垫16-底脚usmp的实例被示于图23c的底面视图。在左侧的图示隔离芯片垫647a借由连接杠644a和644b和芯片垫连接至底脚642e，642f和642g来稳定。如沿横向切线c-c'或由图19a的剖面图所描述。该底脚连接至带有相应悬臂段642e，642f和642g的芯片垫647a。同样的，悬臂段649m连接底脚642m到隔离芯片垫647b，连同连接杠644c和644d一起稳定隔离芯片垫647b。由此产生的usmp有16个不同的底脚支持多达14个不同的电性连接。如图23c的右侧图示，为了增加其稳定性可以利用相对的底脚如沿横向切线f-f'所描绘并由图19c其相应的剖面图示出，其中底脚652d和连接悬臂659d、底脚652m和连接悬臂659m以及连接杠654b一起形成一个三角形来支撑隔离芯片垫657b。同样的概念被用于隔离分离芯片垫657a包括芯片垫连接至宽底脚652z，相对底脚652l由悬臂段659l连接至该芯片垫，与连接杠654a一起稳定隔离芯片垫657a。宽底脚652z和652y被设计用来容纳一个垂直整合功率元件，诸如功率mosfet，其中底脚652z和652l一起传导该芯片背面的汲极电流和热，而底脚652y支持接合于该芯片的顶面高电流源极所需的多个接合焊线。上述概念用于隔离和暴露芯片垫可与双芯片垫封装组合，如那些示于图23d中16-底脚usmp的底面视图。在左侧示图，暴露芯片垫666被连接到带有垂直柱669l的底脚662l及借由连接杠664a。带有连接悬臂669d的底脚662d、带有连接悬臂669m的相对底脚662m以及连接杠664b一起形成一个三角形来支撑隔离芯片垫667。该usmp包括16个不同的底脚支持15个不同的电性连接。在图23d的右侧示图，暴露芯片垫676延伸超出塑料671以形成宽底脚672z。借由合并宽底脚672z与芯片垫676并消除芯片垫内塑料671所需的空隙，来增加该芯片最大尺寸允许更低电阻元件被封装。宽底脚672y被定位在封装的对侧是为了便于使用高电流连接多个接合焊线。另一个考虑因素是在pcb上暴露芯片垫之间的最小容许间隙。一些印刷电路板制造商限制pcb平台垫之间的最小允许空间特别是对于不适合光学检查的芯片垫贴附元件。这个问题对于双芯片垫封装的可是特别有问题。一种解决方案是在摆放该芯片附着位置的双芯片垫给予足够的距离而该距离是极不可能造成电性短路的并且不限制该芯片最大可用的芯片尺寸。如图24a的左侧示图，暴露芯片垫686a和686b之间的空间可以借由分开的暴露芯片垫以及未使用悬臂延伸689a和689b的空间来增加。如以这种方式沿纵向切线w1-w1'和w2-w2'所标识的距离被增大而不会牺牲该最大芯片尺寸。纵向切线w1-w1'和w2-w2'的结构如图24c的剖面图所示。其中暴露芯片垫686a被紧连于悬臂延伸689a跨越了它和其它暴露芯片垫间之中间空隙的一部分。类似悬臂延伸689b跨越暴露芯片垫686b和暴露芯片垫686a间的中间空隙的一部分。这些变化的结果增加了塑料681的宽度，并降低pcb短路的风险。如图24a的右侧图所示，该底脚692e到692p之间的空间以及芯片垫696也可以借由围绕暴露芯片垫696a的三边、借由在纵向的悬臂延伸699a和借由在横向的悬臂延伸699c以相同的方法来增加。暴露芯片垫696b和与其相邻底脚之间的空间，即底脚692a到692d和692m到692p，可以借由围绕暴露芯片垫696b、借由在纵向的悬臂延伸699b以及借由在横向的悬臂延伸699d以相同的方式来增加如沿横向切线x1-x1'所描述。在图24e的剖面图示出横向切线x1-x1'的结构，其中悬臂延伸719c增加该塑料711的宽度和减小pcb短路的危险。图24b的左侧图示出了悬臂延伸可以是不对称的，其中，连接到暴露芯片垫706a的悬臂延伸709a是具有长度较短于连接到暴露芯片垫706b的悬臂延伸709b。为了支持其更大的长度，悬臂延伸709b连接到带有底脚702m的悬臂桥709c。在图24b中的切线w1-w1'和w2-w2'的结构是描述在图24c的剖面图中，除了悬臂延伸709a和709b的长度，所指的是借由在图24c中切线w2-w2'剖面相应悬臂延伸689a和689b。没有被调整为不同的长度。在替代实施例示于图24b的右图，加强悬臂延伸719a和719c围绕暴露芯片垫716a的三边。暴露芯片垫716b被悬臂延伸719b所围绕如沿横向切线x2-x2'示于图24e剖面以及示于图24d的纵向切线w3-w3'和w4-w4'。在两图中暴露芯片垫716b到该最近的导体，或到底脚712j及712g或到该其它暴露芯片垫716a的距离，大幅增加和塑料711的宽度显著的增宽。在替代实施例中，只有一个芯片垫在尺寸上被减小其它保持不变。此方法的实例示于24f，其中在剖面w2-w2'暴露芯片垫686a保持不变而暴露芯片垫686b在尺寸上被减小并在边缘被连接至悬臂延伸698b增加塑料681的宽度。在剖面w4-w4'暴露芯片垫716a保持不变而暴露芯片垫716b尺寸被减小并被悬臂延伸719b所包围增加该塑料711的宽度。usmp制造的双封装也可包括悬臂延伸的使用同时涉及本文中悬臂相互连接、悬臂梁或悬臂梁相互连接，用以提高焊线接合和封装到芯片相互连接。悬臂梁相互连接以便改接入到ic难以触及的部分、绕过接合角度的限制、减化接合焊线的长度并减少杂散电感和寄生电阻。悬臂梁相互连接的实例在图25a中示出于16-底脚usmp整合暴露和隔离芯片垫带有隔离悬臂延伸的各种组合。在左侧的示图中，悬臂延伸759a、759h、759i和759p围绕芯片垫756，扩大可用焊线接合的位置以便于改善接合的角度。以这种方式，从半导体芯片的所有四个边焊线接合可在双边封装来实现，有利于一个双边封装的产品，以往可能仅在四边封装。为了支持稳定的焊线接合及防止于制造中该隔离悬臂梁的错位，该梁被固定在封装中的至少两个点。例如，悬臂梁759a借由在一边的连接杠754a来支撑并连接到在其另一端的底脚752a。以前并没有可以接合从底脚752a直接接合到半导体芯片接合垫，因此可以从悬臂梁754a焊线接合达到位于邻近芯片垫756的底部边缘。同样，悬臂梁759h借由在一边的连接杠754b和借由在另一端的底脚752h所支撑，悬臂梁759i在连接杠754c和底脚752i之间被支撑，以及悬臂梁759p在连接杠754d和底脚752p之间被支撑。切线v-v'标识该封装宽度方向的结构，而切线z1-z1'和y1-y1'标识该纵向结构的横断并横切过连接杠，如图24g所描述包括悬臂梁延伸759h、暴露芯片垫756，和悬臂梁延伸759a。在切线z1-z1'，悬臂梁延伸759i从连接杠754c的剖面是难以区分，同样类似悬臂梁延伸759p从连接杠754d的剖面是难以区分。示于图19k的切线v-v'的剖面说明该双悬臂梁结构的横向剖面，其中悬臂延伸353l通过垂直柱354a连接到底脚352a，且悬臂延伸353m通过垂直柱354b连接到底脚352b。在图25a的右侧示图，隔离悬臂梁延伸769b在底脚762h和762i间被支撑以及进一步由连接杠764b所支撑，以便于被粘着在暴露芯片垫766容易以接合焊线进入到任何半导体芯片(未示出)。虽然该识别元素号码不同，切线f-f'的剖面结构描述于图19c。为了便于提高热传导和最大化地提高芯片尺寸，芯片垫766被合并于底脚762y和762z。隔离芯片垫767在两个部份被支撑-借由悬臂桥769a被连接到底脚762n和借由连接杠764a。该封装和导线架的纵向剖面识别借由切线y2-y2'和z2-z2'在图24h的剖面被描述，包括悬臂梁延伸769b、暴露芯片垫766，和隔离芯片垫767。在切线z2-z2'，悬臂梁延伸769b从连接杠764b的剖面是难以区分，而隔离芯片垫767从连接杠764a的剖面是难以区分。用隔离悬臂梁延伸可以实现可能的宽范围导线架。例如图25b的底面视图包括16-底脚usmp整合双暴露芯片垫具有隔离互连的两种替代实施方案。左侧的图示包括两个芯片垫，即，暴露芯片垫776和隔离芯片垫777，和介于中间的隔离悬臂梁779d在底脚772d和772m间被支撑，沿着切线f-f'标识如同在图19c所描述。借由切线y3-y3'和z3-z3'所标识这个封装和导线架的纵向剖面被描述于图24i的剖面图。在图25b的右侧图示中包括两个芯片垫，即，暴露芯片垫786和隔离芯片垫787，有隔离悬臂梁789h被悬挂在封装顶部的底脚782h和连接杠784b间。隔离悬臂梁789h的剖面图由图19a所示切割线c-c'所描绘。借由切线y4-y4'和z4-z4'来标识这个封装和导线架的纵向剖面被描述于图24j的剖面图。尽管示出采用16-底脚usmp设计中示出的实施例和隔离悬臂梁延伸的应用，该概念和方法可扩展到几乎任何三个以上底脚的usmp，因此，电性连接的数量不限于该实施例所示出的。四边usmp底脚封装的例子后续的图示描绘了四边的变体，即，可用usmp加工和方法制造的四边封装结构。四边封装是一个封装其中引脚或底脚存在于封装的三或四边。四边封装可以是正方形或矩形。该图通常包括封装的的立体图和两个底面视图–为使用暴露芯片垫的版本，另一为包括相同封装的隔离芯片垫版本。在大多数情况下，立体图对于暴露和隔离芯片垫的版本是相同的。从上一章节中相关剖面的切线被标识在底面视图上明确地标识每个封装的结构。此外，使用该usmp加工中的任何底脚四边封装可被转换成四边无引脚封装，即，qfn等效底面积没有底脚延伸超出该塑料主体的边缘，简单地通过调整用于金属去除的激光切割到相同区域和边缘用于确定塑料去除。为简便起见，下面四边封装的usmp无引脚版本将于图中被排除在外。图26a示出16-底脚四边usmp封装900包括塑料911、连接杠914a到914c和底脚912a到912h的立体图。由于封装900是对称的，它可被理解为类似连接杠和类似底脚位于相对边，封装900看不见的两边。总之，在正方形版本中所示的封装底脚被分布为一边四个。该连接杠位于角落。封装900可以制造成具有隔离的或暴露的芯片垫。图26b示出了16-底脚usmp封装900具有暴露芯片垫917的底面视图，其中无论是纵向或横向由切线k-k所示出该剖面结构，如图19f所示。与此相反，图26c示出了16-底脚usmp具有隔离芯片垫917的底面视图，其中无论是在纵向或横向切线l-l'所示出该剖面结构，如图19f所示。图27a包括各种4支和6支底脚四边usmp与暴露芯片垫的底面视图。在左上角图示塑料921包括暴露芯片垫926、连接杠924，和四支底脚922，位于每一边一个。在其最小尺寸中，四边封装带有4支底脚不是有效的面积而更好的是如前所示的双边封装来实现。随着6支底脚四边usmp设计的效用得到改善。在右上角，例如，暴露芯片垫936基本上是大于先前所描述的芯片垫926。其结果封装包括矩形形状塑料931具有6支底脚932的，两个底脚位于封装两端以及在每个纵向边缘各两个底脚。该芯片垫的大小可借由连接2底脚948到芯片垫946而增加，示于图27a的左下图沿切线a-a'所示。或可选择地如右下图所示借由连接4支底脚958a和958a至芯片垫956沿切线e-e'所描绘。延伸该底脚四边usmp设计来提高脚数是简单的方法借由底面视图示于图27b中所示8支-和10支底脚四边usmp带有暴露和隔离芯片垫。左上角图示为8支底脚usmp，正方形四边底脚usmp包括塑料961、暴露芯片垫966、角落连接杠964和位于每边各两个底脚962，有沿切线k-k'所描绘的剖面。在其相同图形的左下图所示为隔离芯片垫的版本，正方形四边底脚usmp包括塑料961、隔离芯片垫967、角落连接杠964和位于每边各两个底脚962，有沿着切线l-l'所描绘的剖面。延伸该usmp设计到矩形10底脚封装也如图27b所示，右上角usmp包括塑料971、暴露芯片垫976，角落连接杠974和位于左右两端各两个及和上下两侧各3个底脚972。该封装有沿着切线k-k'所描绘的剖面。在相同图形的右下图所示为隔离芯片垫版本，矩形四边底脚usmp包括塑料971、隔离芯片垫977、角落连接杠974，以及底脚972有沿着切割线l-l'所描绘具的剖面。该上述usmp的热性能和最大芯片面积可以使用芯片垫附着底脚来改善，如图27c所示。该方法适用于暴露和隔离芯片垫两者。在左上示图，一个8底脚四边usmp包括被塑料981所包围被垂直柱988连接至两底脚982b的暴露芯片垫986如沿切线a-a'的剖面所描绘。剩余的底脚982a未连接至芯片垫。在图27c的左下图示出一个8底脚四边usmp包括由悬臂989连接至两底脚982b的隔离芯片垫987如沿线c-c'的剖面所描绘。剩余的底脚982a未连接至芯片垫。在图27c的右上图，该8底脚四边usmp包括7底脚982未连接到暴露芯片垫996以及一个宽底脚993连接到暴露芯片垫996。暴露芯片垫996在未连接至底脚993相对侧上的角落包括连接杠994。类似地在图27c的右下图示出了一个8底脚四边usmp包括未连接到隔离芯片垫997的7个底脚992以及连接到隔离芯片垫997的一个宽底脚993。隔离芯片垫997在未连接至底脚993相对侧上的角落包括连接杠994。图27d包括各种8底脚和10底脚的矩形四边usmp加上暴露和隔离芯片垫的底面视图。在左上示图包括塑料1001、并入四底脚1002b的暴露芯片垫1006，而其余的底脚1002a是从暴露芯片垫1006被分离。该纵向剖面是沿着对称切线e-e'所描绘，而横向剖面是沿着对称切线k-k'所描绘。由此产生的usmp共有10底脚，但只有七个独立的电连接。该封装的右下的结构相同，只是将暴露芯片垫1006替换成隔离芯片垫1007。而在此封装的另一个次要的变体示于图27d的右上图，其中相连接的4个底脚1002b是由两个宽底脚1003所取代于封装的相对称两边缘因而产生了8底脚usmp封装具有7个独立电性的连接。而上述由塑料1001所定义封装的三个版本于图27d中利用芯片垫连接至底脚的位置于封装较窄边缘上，在左下示图所示usmp隔离芯片垫1007连接到三个底脚1002b的位置被较长边缘所取代。因而产生usmp包括10底脚具有8个独立电性的连接。图28a包括塑料1011内所形成12-底脚正方形四边usmp加上暴露和隔离芯片垫的底面视图。在这两个图中，该芯片垫是借由连接杠1014连接在所有四个角落且被独立的底脚1012所包围，封装的每边缘上各有三个。左侧示图利用暴露芯片垫1016，而右侧封装则使用隔离芯片垫1017。图28b包括塑料1021内所形成16支-底脚矩形四边usmp加上暴露和隔离芯片垫的底面视图。在这两个图中，该芯片垫是借由连接杠1024连接在所有四个角落且被独立的底脚1022所包围，封装的每个长边有五个且每个短边有三个。在上方示图利用一个暴露芯片垫1026，而在下方的封装则使用隔离芯片垫1027。图29a包括于塑料1031中所形成20支-底脚矩形四边usmp具有暴露芯片垫1036加上二十个独立的引脚1032位于左右两端各四个和上下两侧各六个的的底面视图。图29b的底面视图包括除了它是利用隔离芯片垫1037其余皆相同的20支-底脚矩形四边usmp。图30a包括48支-底脚四边usmp带有暴露芯片垫1046的底面视图，包括塑料1041、位于封装角落的四个连接杠1044以及48支底脚1042位于每边12支底脚的底面视图。图30b的底面视图包括除了它是利用一个隔离芯片垫1047其余皆相同于先前封装的48支底脚四边usmp，。在另一实施例中，带有隔离芯片垫1047的相同封装包括四个垂直柱或支柱1049a到1049d以对该导线架提供额外的稳定性。该支柱间有足够的间隔距离来避免任何pcb到隔离芯片垫1047短路的意外风险。最后，图31说明任何四边多底脚usmp封装可与延伸散热垫整合。如立体图和底面视图所示，usmp1050包括塑料1051、连接至芯片垫的底脚1052f、十一个独立底脚1052a到1052e和1052g到1052l、延伸散热垫1058和连接到散热垫的底脚1053。该设计结合低电感和高脚数的usmpic封装的能力与usmp功率封装的散热能力，以促进先进的功率ic设计。先进的usmp导线架设计使用usmp程序、设计和这里所揭露的方法，导线架的特征所提供的独特的好处是在传统的封装不可能实现的。这样独特的好处之一是有选择性的连接杠去除。例如，在图12h所示的激光金属去除工艺是选择性将连接杠去除的一个例子。在所示的例子中，沿着直线切割引脚是无可避免留下了不想要的连接杠制品、而连接杠148无法用机械方式，如切断、剪切或切割被选择性地去除，而不造成塑模成型塑料和相邻引脚损伤的风险。使用usmp激光街道制造，不需要的突出金属可以是安全地借由激光被去除，甚至是间隔紧密相邻的底脚或引脚间。因为该连接杠去除是通过光学加工，不需要空间来夹紧或保持封装引脚在适当位置。选择性连接杠去除的另一例子示出于功率封装，如dpak或d2pak中。例如，在图3e中该dpak31q的中心引脚是被机械夹紧后制造的，即中心引脚的功能只作为一个连接杠而不是由顾客所需求用于电性连接。因为它是被机械夹紧，该连接杠引脚不可避免从封装的塑料主体突出。该突出的长度是由机械夹该连接杠引脚且不破坏封装塑料所需的间隙来确定。该连接杠引脚突出被电性连接到封装的芯片垫，不希望在连接杠引脚和相邻引脚之间增加了电性短路的风险。此外，在功率元件中，芯片垫与封装引脚常常需要在它们之间维持高电压，通常支承600v且在某些情况下高达1000伏特。甚至在电极之间的部分焊料桥接会导致电漏电流、电路故障，甚至是危险的故障。对比于传统制造dpak，使用usmp过程，图21d示出了连接杠444b可被切断与封装主体精确齐平，即，塑料441，而不会对塑料或底脚弯曲442a和442b任何机械损坏的风险。选择性连接杠去除的益处可被延伸到多引脚封装使导线架的设计和特征能够有前所未有的可能。例如，图32a示出了根据usmp过程所制造的底脚ic封装，其中连接杠1104a被定位在两个底脚1102a和1102b之间。同样的，连接杠1104a位于相邻两个底脚之间。芯片垫和底脚1102e连接在一起，连接杠1104a和1104b在制造过程中保持暴露芯片垫1106在固定位置。于封装的制造过程中机械性支承借由导线架被示出在图32b中所示。露出连接杠1114a连接到导线架主要框架1119，而连接杠1114b和底脚1112e延伸到与金属交叉框架1118连接，一起保持暴露芯片垫1106在固定位置，尤其是于焊线接合和塑模成型过程中其为重要。塑料去除后定义该塑料1101的横向范围，然后将该封装从导线架切断，即，切割成单。该封装可借由粘合胶带暂时被保持在固定位置，通常被称为“蓝色胶带”，直至该切断完毕。于切割成单的过程中由机械切割或冲切对于封装有扭曲的风险，借由采用usmp激光金属去除将被完全消除。其结果是，切断该底脚或“去胶渣”的顺序，即，在usmp过程中去除连接杠是不重要。在双通道usmp过程中，先切断该底脚然后去除突出的连接杠或反过来先去除连接杠然后切断该底脚，不论那个顺序将提供相同的结果。可替代地，底脚和连接杠两者皆可使用单个通道激光工艺，其中激光切断底脚，然后去除连接杠，然后基于该激光扫描先到达的任何地方依序去除更多的底脚。usmp双通道激光金属底脚和连接杠切断方法的一个例子示于图32c，其中水平的激光扫描1121x切断并去除该金属导线架连接跨越该街道直到该封装边缘1120x(即底脚的末端)，并以横向激光扫描1121y在垂直方向来切断并去除该金属导线架连接跨越该街道直到虚线1120y所定义的封装边缘。在usmp过程中的这个阶段所得的封装示于图32d，其中连接杠1114a和1114b借由相同长度如底脚1102a和1102b从塑料边缘1101突出。在第二次金属去除激光通道示于图32e，该激光在水平方向上借由水平扫描1123x再一次扫描以选择性地去除突出的连接杠1124b，且再次借由垂直扫描1123y以选择性地去除突出的连接杠1124a。在双扫描过程中激光点1120可借由焦距和功率的调整以切断比先前的图示借由激光扫描1121x和1121y清除该街道时所使用的一个点更小。所产生的封装1100示于图32a中容纳于底脚间连接杠的使用，即，内-引脚底脚连接杠，能够稳定该封装的芯片垫而不犠牲底脚，借由连接它到芯片垫只为了在制造期间提供机械支撑。例如，在图33a左侧示图，隔离芯片垫1147a不仅是借由芯片垫连接宽底脚1142c和传统的连接杠1144a，也借由内引脚连接杠1144d来稳定。若内引脚连接杠1144d未被使用，则隔离芯片垫1147a的角落将是不稳定的，在焊线接合期间呈现跳水板效应且可能发生的错位，即不必要的移动和重新定位。以类似的方法，隔离芯片垫1147b借由三个支撑来保持固定位置，即由芯片垫连接至底脚1142d、传统的连接杠1144b以及借由内引脚连接杠1144c。在图33a的右侧示图，隔离芯片垫1157a由芯片垫连接的宽底脚1152c、位于无底脚双封装末端的传统连接杠1154a以及借由位于该封装底脚侧的内引脚连接杠1154d所稳定。隔离芯片垫1157b借由一个传统连接杠1154b及借由两个在相对侧的内引脚连接杠1154c和1154e所支撑，形成稳定的三角形基座。内引脚连接杠也使先进的互连可能包含在一个usmp实现的封装内。例如，在图33b的左下示图，10支-底脚usmp包括两个芯片垫-一个为暴露和另一个为隔离，带着一个隔离的内部-封装互连一起。当客户的pcb设计需要特定引脚输出封装无法通过焊线接合，这样的互连是有价值的。如图所示，暴露芯片垫1166被传统的连接杠1164b和内-引脚连接杠1164c所稳定而隔离芯片垫1167被包括传统连接杠1164a和内引脚连接杠1164d和1164e的三角形支撑所稳定。隔离内部-封装互连1164g将在封装的一侧的底脚1162h连接至在封装对角线的相对侧底脚1162e位于近暴露芯片垫1166的角落对面。内引脚连接杠也适用于四边usmp。例如，图33b的右上示图四边底脚usmp包括借由传统角连接杠1174c和借由内引脚连接杠1174d所稳定的隔离芯片垫1176，而隔离芯片垫1177在四个位置中被稳定，亦即与角落连接杠1174a和1174f以及带有内引脚连接杠的1174b和1174e。如前所述，即使角落连接杠使用机械方法来去除如用于lqfp封装是有困难的，浪费空间且有损坏封装的塑料主体的风险。使用该usmp过程，导线架的几何形状和封装特征可在两种不同的方法中被灵活的确定，即●该几何特征可被创建如同导线架制造过程中的一部分；●该几何特征可借由事后的激光来创建，即，塑模成型后切割成单之前或期间借由激光执行图案；这样的几何导线架特征的一个例子是热梳于图34a所示，其中dpak和d2pak封装包括塑料1201、底脚1202a、1202b和1202c、连接杠1204a，悬臂延伸1209a和1209c以及暴露芯片垫1206。该暴露芯片垫1206并入带有热梳的散热垫1208a包括金属手指1208b、1208c、1208d和1208e。该手指如所示使用完整的导线架厚度构成，即，最初在图中9a所示的垂直柱100a。该手指的内围包括用于焊料润湿到其上的宽蜿蜒的底脚1203。随着其大周围，该梳状结构最大化封装和该pcb之间的电热和电传导，提高热传导。该散热垫的暴露固体金属部分，即散热垫1208a最大化热对流到空气中。借由调整专用于固体散热垫1208a和热梳的相对面积，通过热传导到pcb和热对流到空气冷却的量可以通过设计来调整。图34b示出了热梳预制成导线架的例子。如图所示，热梳手指1218及其相关蜿蜒底脚1213被延长超出封装边缘到交叉框架1229y，如同底脚1212的延伸。在垂直封装边缘连接杠1214连接至框架1229x和1229w。该封装边缘在纵向由激光切割线1220y界定，限定该封装底脚1212和热梳手指的长度，并在横向由切割线1220x切断带有塑料1201的连接杠1214的渣。如图34c所示，在切割线1220y之间有众多垂直激光扫描1221y被用来去除导线架连接到该封装底脚和热梳手指。同样的，在切割线1220x之间有众多个水平激光扫描1221x被执行用来去除连接杠。在另一个dpak或d2pak封装带有热梳的实施例，示于图35a，该导线架被修改，其中热梳1228b连接至散热垫1228a包括薄的金属，即包括如底脚1212相同厚度的金属。这个版本有利于更容易波峰焊接，但包括比以前的版本少的热质量。更重要的是，借由采用薄“底脚”的金属的热梳，该梳状的特征可用封装塑模成型后的激光来制造。切割成单之前的导线架在图35b中示出，其显示延伸的薄金属底脚1228b。切割成单之前，孔可用激光切断以形成热梳如图35c所示，其中水平扫描1226去除薄金属延伸的底脚1228b内多个区域1225。该开口的尺寸可借由扫描的次数和使用焦距控制激光点的大小1227来确定。在图36a所示的替代实施例，该薄金属底脚1228b使用激光打开螺栓孔1225的图案，以类似于形成热梳的方法，该制造过程如图36b所示涉及多个重叠的水平扫描1226去除薄的金属延伸底脚1228b内的圆形区域1225。先进的usmp导线架过程如先前所描述的，该usmp导线架必须被电镀以改善可焊性和抑制铜的氧化。在usmp过程中，电镀可在几个不同的时间和由几个不同的方法来进行，即●封装制造前的导线架制造过程中，借由“预镀”导线架的整个表面；●封装制造前的导线架制造过程中，借由“预镀”该导线架选择性地在其表面上的一部分，有时被称为“图案化的导线架电镀”；●塑模成型后但金属图案和切割成单之前；各种制造过程的顺序于图37的流程图中表示。第一种情况下，预镀整个导线架，该usmp处理顺序包括导线架形成(步骤1250a)、导线架预镀(步骤1250b)、塑模成型(步骤1250c)、激光塑料去除(步骤1250d)以及金属图案和切割成单(步骤1250e)。在第二种情况下，即，图案化的导线架电镀(步骤1252b)取代步骤1250b。在第三过程选择，导线架预镀(步骤1250b)被跳过，由虚线1251a表示，且导线架形成(步骤1250a)紧接着塑模成型(步骤1250)，然后接着塑料去除(步骤1250d)。塑料从街道去除后，接着导线架电镀，被称为“去除渣后导线架电镀”(步骤1251b)，随后是金属图案化和切割成单1250e。术语“除渣”是指去除由切割或冲切所得的塑料屑但用激光塑料去除不是问题。图38所示为预镀导线架的一个例子，其中铜芯片垫1261的所有边皆被电镀金属1269所覆盖以及底脚1262和悬臂1263以及连接它们的垂直柱皆被相同的电镀金属1269所覆盖。然而预镀导线架对小型封装一般是好的，但对大型且高针脚数封装和功率封装，该封装可能会在塑料和电镀金属之间遭受不良的粘着力和分层。例如塑料1260a可能会分层在区域1265a和1265b。表面1265c也可能会分层从底面塑料1260b。在任何区域的分层可能会导致可靠性故障。借由使用选择性电镀，可避免脱层借由防止在导线架分层风险高的敏感区域上电镀。如图39的剖面图所示，区域1269a、1269b和1269c为选择性电镀金属1270所排除的区域，因为在这些地区上的电镀是刻意被抑制的。三种方法可以用于选择性电镀。在一种情况下，一个基础层，如钛、铂、钯、镍，或各种难熔金属沉积在需要电镀的区域。可以采用多种方法来创建选择性籽晶层。基础层可局部性的沉积通过介于中间的模板光罩，以便其只出现在电镀意欲发生的地方。该方法用以形成图案化基础层，本文被称为“图案化沉积”的过程；导线架覆盖或用基础层金属均匀地沉积，然后用光阻剂通过图案化模版光罩被选择性地覆盖，只露出那些区域其中基础层应被去除。于烘烤该光阻剂直至其硬化后，然后该基础层被蚀刻以一种酸攻击特定金属，但不蚀刻或仅缓慢蚀刻铜，从而去除露出的基础金属。去除光阻剂和清洗之后的导线架准备电镀。该方法用以形成图案化基础层在本文被称为一个“光罩回蚀”过程；导线架用光阻剂通过图案化模版光罩被覆盖，只在基础层被去除光阻剂的那些区域上沉积。其结果是有图案化导线架的一些区域开口给铜及其他借由光阻剂所覆盖。烘烤后，该基础层的金属沉积在图案化的导线架上，一些金属被直接沉积到铜，而在其他区域的金属被沉积在光阻剂上。清除其上的该光阻剂“剥离”和基础金属留在铜导线架上，其基础金属只出现在电镀应该发生的地方。该方法用以形成图案化基础层在本文称为“剥离”过程；基础层可以被印刷到带有印刷机的导线架，在溶剂悬浮液分配基础金属，该溶剂悬浮液是干燥的，在印刷过程中借由一个灯、激光或加热块然后烘烤至溶剂完全蒸发。烘烤后该导线架被加热到一个较高的温度下以接合该基础层金属到铜导线架上。仅在该印刷区域保留基础层。该方法用以形成图案化基础层在本文称为“金属印刷”的过程；形成该图案化基础层后，导线架准备被选择性电镀。该电镀化学必须被调整以便在没有基础层的情况下电镀不会发生在裸铜上。在第二个方法，在任何地方进行电镀且借由光罩和蚀刻选择性地被移除。在图40所示的第三方法，电镀抑制层1271a和1271b，即，防止电镀的材料，例如玻璃或有机化合物，在电镀前是丝网印制或印刷到导线架1261上。电镀金属1273a于电镀后该抑制层1271a和1271b将被化学去除。除了导线架电镀，usmp设计的另一个有价值的功能涉及焊接功率封装或暴露芯片垫到pcb上。由于波峰焊接仅从元件的上方将焊料铺在表面，然而使用波峰焊接加工在一个大的金属区域下方没有办法获得焊料。相反地，如前所述，相对于波峰焊接回焊的pcb是昂贵的。底脚封装本身并没有解决这个问题，并且在相同的技术上而必须依靠现今dpak装配的使用，即执行双通道pcb装配与一通道用于附着功率元件或暴露芯片垫封装及另一通道用于波峰焊接引脚到电路板上。双通道pcb装配的第一通道示于图41a，其中在上部视图的pcb1300与铜路径1301a、1301b和1301c是以导电环氧树脂或锡膏所覆盖，例如铜路径1301a上面的锡膏层1302a和铜路径1301b上面的锡膏层1302b。铜路径1301c不用于功率元件所以被略过无覆盖如同大多数的pcb路径。然后暴露芯片垫封装被定位在环氧树脂或锡膏之上，如中间示图所示。因此，暴露芯片垫1305a坐落于锡膏层1302a的上方和底脚1305b坐落于锡膏层1302b的上方。经过烤箱加热后，锡膏熔融且暴露芯片垫1305a沉入到锡膏层1302a内。同样，底脚1305b沉入到融化成熔融焊料的锡膏层1302b内。焊料固化后，电性和热连接到pcb铜导体形成如底部示图所示。另外，如果使用导电环氧树脂用来代替锡膏，那么封装被机械向下推入环氧树脂且该环氧被留下以固化。快速凝固的环氧树脂可在30分钟到一小时内固化。焊料或环氧树脂附着加工之后，在波峰焊接期间，额外的焊料流到底脚的上面。由于波峰焊接达到了在pcb铜路径和底脚之间高品质的电性连接，该锡膏或环氧树脂的主要目的和好处是促进改善热传导到pcb，而不是做为电性传导的主路径。为了最大限度地减少热阻，环氧或焊料层1302a和1302b的最终厚度应尽可能的薄。如果它沉积的太厚，多余的锡膏或环氧树脂可能从该封装的底面“刮板现象”侧边溢出并且可能导致pcb短路。这样的问题对双暴露芯片垫封装特别是问题。1毫米至1.5毫米或更大的最小距离可能是需要的。如果环氧树脂或锡膏层是足够薄，则封装底脚1305b下的锡膏层1302b可被消除，因为使用随后的波峰焊接的加工来实现底脚1305和铜路径1301b之间的电性连接。然而，如果被应用于暴露芯片垫1305a下的锡膏层太厚，那么，如图41b的上部示图所示，在加热过程中，底脚1305b可能由间隙1307从铜路径1301b被分离，该封装可能是倾斜的，使得该封装和暴露芯片垫1305a不再平行于pcb1300上。其结果是，锡膏层1302a熔化成不均匀的楔型焊料1302z，使得波峰焊接该底脚1305b到铜路径1301b变得困难。此外，底脚1305b只可在一个点1308接触铜路径1301b，使得均匀的焊点难以一致地再现。一个解决方案，如图42a改良的usmp制造流程图所示，在塑料去除(步骤1250d)和金属图案化和切割成单(步骤1250e)之间，插入一个额外的“焊料印刷”的步骤(步骤1250g)到工作流程中。而此额外步骤的出现使程序复杂化，它完全消除了对双通道pcb装配的需要。采用这种改良的工艺，任何带有暴露芯片垫的usmp封装，可以在其底脚和暴露芯片垫的底边有任选薄焊料覆盖。如图42b在上部的剖面图所示，带有芯片垫1315a的功率封装用薄焊料层1319a覆盖，包括芯片垫连接底脚1315c下的薄焊料层1319c以及底脚1315b下的薄焊料层1319b。同样，如在下部的剖面图所示，在任何带有芯片垫的usmpic封装，无论是双边或四边，暴露芯片垫1325a被薄焊料层1329a所覆盖。同样地，底脚1325c被薄焊料层1329c所覆盖，底脚1325b被薄焊料层1329b所覆盖，和其它底脚(未示出)也被薄焊料层所覆盖。焊料层可被沉积或印刷。如图43a中所示的加工流程中，将带有芯片垫1315a的功率封装和带有芯片垫1325a的usmp底脚ic封装附着到pcb可在单一步骤中被执行，使它们在与pcb接触时，将它们固定在熔化锡膏的位置上，产生了在图43b中所示的剖面结构图，其中铜底脚1315b借由焊料层1319b被熔融后到pcb1330的铜路径1331b之上。加热后，非功率封装，如usmpic封装与塑料1334借由粘胶或机械式将其固定被附着。不像底脚在功率以及暴露芯片垫封装中，铜底脚1335b直接坐落于在pcb1330的铜路径1331f上，没有中间焊料层。波峰焊接后，pcb1330的剖面图如图43c所示，焊料层已覆盖所有的铜底脚，即焊料层1340a覆盖底脚1315c、焊料层1340b覆盖底脚1315b、焊料层1340c覆盖底脚1325c、焊料层1340e覆盖底脚1325b以及焊料层1340f覆盖底脚1335b。以这种方式，所有的功率和非功率封装在流动的波峰焊接中被制造，而不需用锡膏覆盖甚至组装该功率元件。图44a中的左侧图示出了焊料电镀dpak的底面视图。锡膏印刷，在暴露芯片垫1403和芯片垫附着底脚1402c用锡膏层1404c将其覆盖，在底脚1402a用锡膏层1404a将其覆盖，并于底脚1402b用锡膏层1404b将其覆盖。加热后该锡膏在相同位置变成焊料。在图44a的右侧图中示出改进焊料电镀usmp封装的实施例，孔1406包括在锡膏层1405c和锡膏层1405a和1405b在似于甜甜圈的形状下被制成，使一些区域是没有焊料的，甚至在锡膏熔融成焊料之后。对于孔没有焊料的目的是便于在制造过程中测试探针接触封装位置而不会造成焊料沾附于探针针尖。方法同样适用于usmpic封装。如图44b所示，在左侧的封装利用均匀锡膏层1414a在暴露芯片垫1413上以及均匀锡膏层1414c在封装底脚1412上，相反的，在右侧的封装利用似于甜甜圈形状的锡膏层1415a在封装底脚1412上和孔1416在锡膏层1415c中位于暴露芯片垫1413上。如在图44c的剖面图所示，在电性测试期间，探针1420被摆在接触暴露芯片垫1403和底脚1402通过开口1406在焊料层1405中的位置，以这种方式，探针不会造成焊料刮伤和沾粘于探针针尖处而损害探针的能力，在元件测试下以达到良好的电性接触。usmp导线架设计的另一项考量特别是关于隔离芯片垫。如图45的剖面图，半导体芯片1459粘着到隔离芯片垫1457的顶面上到焊线接合通过悬臂段1454a和1454b连接至底脚1452a和1452b的加工过程中，在接合加工期间定制的加热器组件1460是必须被设计以防止弹簧板效应和振荡。而客制化是有可能的，另一种选择是用电性绝缘导热化合物，如充满着金刚石粉末、碳纳米管或陶瓷粉末的聚酰胺或环氧树脂，来填补该隔离芯片垫下方的空隙。这类的加工，类似于预成型导线架，不使用相同塑模成型化合物来形成该塑料，而是使用一种对其具有良好热传导性能的优化材料所取代。图46所示为所得到的导线架结构，包括热化合物1465或1466在制造和随后的加工期间最终产品其将永久地附着在导线架的底面。在上部图示中，热化合物1465与隔离芯片垫1457和悬臂段1454a和1454b的上表面为共平面。在下部图示中，热化合物1466与隔离芯片垫1457的底面为共平面，并在芯片垫和悬臂段1454a和145b之间的间隙于塑模成形时被填充。这两个版本的制造顺序略有不同。在图47中，为第一种情况的制造说明，其中，导线架元件1454a、1454b和1457的顶面在热化合物1465被印刷到导线架的背面之前，覆盖有临时粘着剂层1464，例如，蓝色胶带。热化合物自然填充了芯片垫1457和悬臂段1454a和1454b之间的空隙，使其与隔离芯片垫1457的顶面为共平面。印刷之后，该临时粘着剂层1464将被移除。在图48的制造顺序中，导线架1468的背面被完全蚀刻，形成了减薄部1467，如上部图所示。然而，在预成形该正面蚀刻之前，热化合物1466被印刷或覆盖到由背面蚀刻所创建的空腔。接着进行正面蚀刻，如上所述，产生了在底部图示中所示的导线架，用热化合物1466充填隔离芯片垫1457的下方的区域。所得的封装提供了增强的热传导和比传统的隔离芯片垫封装较低热阻的一个好处。此外，导热化合物于焊线接合期间提供机械支撑，同时还允许平坦的加热器组件于焊线接合过程中加热到芯片和导线架以改善接合的粘着性。因此，一个专门的加热器组件，如在图45中所示的加热器组件1460是不需要的。usmp设计的实际例子如上所述，该usmp程序可广泛地替代任何无引脚封装或任何引脚或鸥翼式封装是带有无引脚或底脚封装的使用只需简单的改变导线架设计避免了对新的或定制的塑模成型工具的需求。该usmp工艺和设计的灵活性和通用性支持任意制造的数量、设计、产品和市场走向的战略，包括：●降低制造成本并借由转换传统的切割型和冲切型qfn为usmp程序生产以提高工厂的灵活性和生产量，从而能够在共同线上生产多个封装，即通过产品线的整合改善封装的制造；●借由用usmp底脚封装取替现有的无引脚封装，将回焊pcb装配转换成低成本的波峰焊接，使用现有的芯片无需改变pcb的区域或路径，即，降低了针脚对针脚替换的成本；●维持相同pcb平台垫的位置，设计出性能更佳，例如高电流、低电阻、更多的功能，等等的一个新的更大的芯片，从改进usmp面积效率所制造封装的好处，即升级针脚对针脚替换的成效；●缩小pcb面积，使用现有的芯片封装在一个更大面积效率usmp制成的封装，即缩小的封装；●缩小pcb面积，使用定制芯片设计用以适应在一个较小的usmp制成封装，即芯片和缩小封装，可兼容于一更小封装的一个标准pcb路径，例如从3×3dfn改变到2×3dfn。同时，使用usmp制造方法中，底脚封装要包住最初设计用于引脚封装的芯片其pcb底面积可能会小于鸥翼的等面积，即该封装尺寸可减小，通常这在产业界更易于采用产业中标准传统封装的固定封装底面积，然后最大化芯片尺寸。相比之下，底脚usmp所占据相同pcb空间和pcb平台垫布局的面积效率略小于蚀刻型qfn或dfn无引脚封装的，且较所占据相同pcb空间和pcb平台布局的面积效率略多于冲切型qfn或dfn无引脚封装，但比任何等效的引脚、鸥翼式，或弯曲引脚封装有更显著面积效率。在lqfp封装的情况下，底脚usmp版本大致上更有效率。本文所用面积效率的定义为给定的封装借由粘着元件所需的pcb面积所划分同时借由塑料的横向延伸或用于粘着元件的导体所限定的最大芯片面积，无论那个比较大，即面积效率ηarea＝amaxdie/apcb。图49a示出了一个例子，其中一个切割型qfn3×3封装导线架1500被转换成其波峰焊接兼容的底脚等效导线架1510，由此芯片垫1516取代芯片垫1506，无引脚平台垫1502被替换为波峰可焊底脚1512，角落连接杠1514取代角落连接杠1504，以及塑料1501以塑料1511所取代。所示的传统封装是一个切割型qfn无引脚封装因为是切割，而不是机械冲切，用来切断塑料和金属平台垫到正确的尺寸。如同无引脚封装，切割成单后没有金属突出超过塑料的边缘，其中该封装的导电平台垫1502位于整个塑料体1501的下方。每个导电平台垫是长0.4mm，宽0.3mm，以能够可靠的焊接。该平台垫或“针脚”间距为0.65mm，即间隔或导电平台垫的重复间距周期。在这个针脚间距，3mm*3mm的四边封装中包含13个电性连接，每边三个。暴露芯片垫1506，借由连接杠1504保持在固定位置，可容纳1.65mm*1.65mm的最大芯片尺寸。借由转换qfn封装为qfn的底脚版本，即qff，根据pcb装配usmp程序可用于消除对焊料回焊的需要。使用usmp程序来转换切割型qfn带有导线架1520成为底脚qfn带有导线架1530，示于图49b，而在pcb路径和焊点需要的底脚1532位置不需改变且与传统qfn平台垫1522所在的位置相同。底脚1532必须借由足够的距离延伸超过塑料主体1531以确保良好的焊接范围，即封装的“外引脚长度”。如在相应的表中所描述，0.125mm的长度被选定为“外引脚长度”。为了维持与传统的qfn装配的兼容性，底脚1532包括0.4mm长0.3mm宽的焊接区域，和qfn相同，除了底脚突出超过塑料1531边缘0.125mm，另一个0.275mm的导电“踵”底脚的部分，其余的在封装的下方。在这种方式中所示的底脚封装可以使用波峰焊接或回焊组装被装配到pcb上，而且在pcb铜路径无需任何改变。该底脚封装和波峰焊接与回焊组装两者的兼容性是另一种有益是底脚封装“通用”的方面，唯一可用的是使用在此揭露的usmp设计和方法。没有其它像这样的封装能够用相同的设计取代引脚和无引脚封装两者。如前所述，一个区域基础上的底脚qfn面积效率是略小于一个大小相当的切割型qfn封装。因为标准qfn的底面积设置外部尺寸，对于封装底脚分配空间减少了芯片垫的可利用面积。因此，暴露芯片垫1536的面积必然比qfn芯片垫1526更小。所产生的底脚封装所拥有的最大芯片尺寸只有1.4mm×1.4mm，相比于切割型的qfn封装，芯片面积减少约20％。为了重新获得可焊底脚所丢失的区域，需要略大的封装。例如，增加3×3底脚usmp尺寸为3×4规格增加最大芯片尺寸为1.45mm×2.1mm。虽然封装稍大，所产生的底脚封装是波峰焊接兼容的而无引脚封装则不行。此外，底脚封装比任何可封装于同等大小芯片的波峰焊接引脚封装明显要小。用于制造usmp底脚封装相同的生产线，也可用于制造无引脚封装。使用usmp程序把具有导线架1520的切割型qfn转换成相同于pcb底面积的usmp制造qfn其无需改变芯片、芯片导线架或pcb路径。借由无引脚封装的转换制造诸如qfn或dfn从传统的切割成单型到usmp程序，无引脚和底脚封装的封装制造可以在相同的生产线上进行，而无需投资在特定封装的设备上，具体而言，消除对冲切成单机床和昂贵的专用导线架“机床模具”的需要。(该机床模具是切断工具，不应与半导体芯片混淆)。产生更低成本和更灵活的制造。然而，缺乏导电底脚的无引脚qfn封装仍然需要昂贵回焊为主的pcb装配，即使是用usmp制造工艺。图49b说明了一个16针脚切割型qfn4×4封装导线架1520转换成等同于其波峰焊兼容底脚相当的导线架1530。这一变化的影响，用以容纳底脚，是塑料主体1521的尺寸略微减小到形成新的塑料主体1531，以及角落连接杠1524在尺寸缩短的最终封装中用以形成新的连接杠1534，借由激光切断残渣与塑料主体1531的外表面。使用125微米的底脚长度和400微米的总底脚尺寸，与qfn平台垫宽度相同，该表描述了一个切割型qfn能够封装最大的芯片尺寸为2.65mm×2.65mm而在本实施例中该底脚版本可容纳略小的最大化的芯片尺寸为2.4mm×2.4mm，代表在芯片面积减少约18％。然而，如果我们将该4×4底脚封装与图49c所示的“冲切型”qfn导线架1540相比较。该等效面积底脚封装1550提供了一个25％较大的芯片面积，即底脚封装可容纳一个冲切型qfn最大半导体芯片尺寸2.145mm*2.145mm的125％。该冲切型qfn1540最大的芯片尺寸是比较小，因它导电平台垫1542必须要比底脚1552更深地延伸到该封装以避免于冲切成单时从塑料1541被扯开，机械工艺该封装的塑料和导线传递显著的压力。将冲切型qfn1549转换成为具有相同pcb尺寸的底脚封装1559，其影响是芯片垫1546的尺寸增加以形成更大的芯片垫1556、塑料主体1541的尺寸增大以形成新的塑料体主1551，和角落连接杠1544的尺寸被调整以形成新的连接杠1554，由激光切断使之与塑料主体1541的外表面齐平。所以底脚qfn设计用于装配4×4路径的pcb，具有最大芯片尺寸比切割型qfn小18％和比冲切型qfn大25％，如总结在图49d所示的表。考虑到粘着一个4×4的qfn在pcb上所需的pcb面积实际上是4.3mm×4.3mm，三种封装的面积效率ηarea可被直接比较为对于切割型qfn或usmp切割成单qfn为38％，qff(底脚qfn)为31％和对于冲切型qfn为28％。注意，用于一个4×4封装的最大芯片尺寸和最高的面积效率，该切割型qfn还可借由usmp过程来制造而无需在导线架设计或制造过程中有任何的改变(除了重新编写激光扫描程序)制成。实际上，该usmp过程涉及激光去除金属和切割成单可被用于在usmp无引脚qfn44和底脚qfn44两者可互换制造。该底脚封装命名qff代表对缩写qfn意思为“四边扁平无引脚”封装，简单修改成qff意为“四边扁平底脚”封装。在导线架设计上另一个考量是针脚间距的影响，即底脚对底脚的间隔在对于给定封装的电性连接数量及其对pcb装配的作用。以0.5mm的针脚间距来说，一4×4qfn或底脚qfn封装中整合24支底脚，每边六支。在小针脚间距尺寸，波峰焊接工艺有电性短路的风险。由此产生的产量损失取决于pcb装配工厂和其古老的设备。如前所示，相同的4×4封装可以调整至0.8mm间距如在导线架1530，其中底脚的数量减少到每边四个一共16支。可替代地，该封装可以利用0.6mm间距所产生的20支底脚，每边5支。在使用较旧工厂极端的情况下，针脚的间距可以增加到1.0毫mm，每边3支一共12支底脚，或至1.27mm的针脚间距，在这种情况下，底脚的数量被减少到或每边2支一共8支底脚。针脚间距相对于4×4底脚封装的引脚数的总结示于下表。如前所述，无引脚封装名称是形容适用于传统的qfn封装制造或使用本文所揭露usmp工艺。该底脚封装名称代表是由术语qfn，意思是“四边扁平无引脚”封装的简单修改成为qff，意思是“四方扁平底脚”封装。而usmp工艺可用于制造无引脚和底脚四边封装，所揭露的方法同样适用于制造的双边封装。图49e示出了将切割型dfn5×6封装导线架1560转换为其波峰焊接兼容底脚等效导线架1570。以波峰焊接兼容底脚1572取代无引脚平台垫1562，其塑料主体1561在一个尺寸上稍有被减少以形成新的塑料主体1571，而在另一个塑料主体的尺寸上并没有改变以便于切割切断连接杠1564的连接以及激光切断杠1564以维持相同的大小。考虑到只有在一个尺寸上的变化，并使用0.125mm的底脚长度以及总底脚尺寸为0.4mm，该表说明切割型dfn封装的最大芯片尺寸为4.35mm×4.55mm。该底脚版本，“dff”的底脚dfn是几乎相同于4.35mm×4.30mm，在芯片面积大约只减少6％。然而，该底脚封装是波峰焊接兼容而无引脚封装则不是。此外，该usmp工艺，甚至也可在相同生产线和设备来制造无引脚qfn和底脚qff两种封装。图50a所示为将2支-引脚dpak或to-252封装导线架1580转换成为其底脚等效导线架1590a。由于节省面积，基本上较大的封装是可以使用1.6mm可焊底脚长的底脚封装来实现，传统dpak1589的最大芯片尺寸为3.05mm×4.98mm而底脚dpak1599a可容纳一4.05mm×4.98mm的芯片或传统最大芯片尺寸的133％。为了实现此重大的改善，机械弯曲引1582被usmp制造的底脚1592a所取代，该塑料主体1581的尺寸被增大以形成细长的塑料主体1591a、芯片垫和散热垫1586的面积被增加以形成更大的芯片垫和散热垫1596a，以及机械性-修剪过的连接杠1584从塑料体主1581突出，取而代之的是以激光裁剪连接杠1594a切齐与塑料主体1591a的垂直边缘。在设计的一个替代实施例中，底脚dpak1590b，示于图50b包括一个修改到底脚1592b，其中该底脚的可焊接部分维持为1.6mm长，但底脚横向延伸超过塑料1591b的边缘只0.25mm。此usmp设计原理于图50d的立体图中做进一步阐述，其中传统的dpak包括机械弯曲引脚1582接触该pcb为一距离l，在先前例子中，其中l＝1.6mm。在usmp所制造dpak1599a的设计a中，底脚1592a延伸超出塑料1591的垂直边缘为l＝1.6mm的全距离，而在usmp所制造dpak1599b的设计b中，底脚1592b只有延伸超出塑料1591的垂直边缘包含总底脚长度l的一小部分，例如所剩余的底脚长度l为0.25mm至0.5mm其余的在封装底下并且从正面是看不见的。底脚dpak1599b设计b的好处是塑料主体1599b被延伸允许了芯片垫和散热垫1596b被进一步扩大，增加了芯片最大允许尺寸为5.29mm×4.98mm，代表大幅度的增加芯片尺寸，即提供了封装一个超过173％芯片的能力并与传统dpak使用相同的pcb板空间。连接杠1594b也可用激光裁剪与塑料1591b的垂直面齐平，消除了传统dpak装配中机械性裁剪连接杠1584所需的突出部分。两个usmp底脚dpak1599a和1599b对传统dpak1589的直接比较在图50c示出，在usmp设计中，减少外部长度δy以节省空间，其中δy3<δy2<δy1用于增加芯片垫和散热垫1586的面积以达到更大面积的芯片垫和散热垫1596a和1596b。如图所示，该铜引脚接触pcb的长度“l”，l＝1.6mm保持不变，而δy，为引脚或底脚的突出长度，从δy3＝2.7mm用于dpak到δy2＝1.6mm和δy2＝0.25mm用于底脚设计。因此，尽管pcb平台垫1587和1597保持在固定位置，但该封装仍增加了芯片垫和最大芯片尺寸。另一好处，在底脚dpak1599a和1599b、连结杠1594a和594b可被分别完全胶封于塑料主体1591a和塑料体1591b内，而在传统的dpak1589，连结杠1584不可避免地从封装和塑料1581突出，增加不必要的风险和潜在的电性短路的危险。如于图50c和图50d中进一步说明，借由避免机械引脚弯曲底脚封装1599a和1599b的高度可被明显的制成更薄，通常薄于传统的dpak158930％至70％，这取决于导线架的厚度和散热所需的量。图50e所示为传统的dpak1589和设计-a底脚dpak1599a以及设计-b底脚dpak1599b的比较。如图所示，以usmp为基础的封装能够容纳的最大芯片尺寸为比传统的dpak大33％和74％。在usmp制造，切割成单是使用激光而非机械工具，且不需要机械弯曲或成形。如这种usmp所制造的dpaks可以在更高的生产量较低成本矩阵导线架被制造，而非在单封装带，降低成本和提高制造性。图51a说明了sot23封装导线架1600转换到其底脚等效的导线架1610，其中鸥翼式引脚1602a、1602b，和1602c借由波峰焊接兼容的底脚1612a、1612b和1612c所取代，引脚延伸1604由悬臂延伸1614所取代和芯片垫1607的尺寸被大大的增加以形成新的芯片垫1617。在传统的sot23，隔离芯片垫1607连接到引脚1602c，而另外两个引脚1602a和1602b连接到用于接合的隔离引脚延伸1604。所有的引脚包括机械弯曲鸥翼式引脚需要长的引脚长度-事实上引脚长度长于芯片垫的宽。所示传统sot23的最大芯片尺寸约为0.765mm×1.706mm。与此形成鲜明对比的鸥翼式sot23，矩阵导线架1610所示的底脚版本包含被连接到底脚1612c的隔离芯片垫1617，以及被连接到悬臂延伸梁1614的两支底脚1612a和1612b。如需要，该梁可借由连接杠进一步被支持(未示出)。通过消除由鸥翼式引脚所消耗浪费掉的空间，该底脚封装允许塑料及隔离芯片垫1617往引脚的方向上扩大，增加最大芯片尺寸到1.365mm×1.706mm，增加现今sot23的最大芯片尺寸至178％。传统的sot-231609与底脚sot-231619及其相应的导线架1600和1610的并排比较示于图51b中，其说明了传统sot-23的pcb面积效率只有13％可借由usmp底脚封装来提高到24％，且该底脚sot-23可容纳大于传统sot-23封装78％的芯片。除了提供改善电晶体封装面积效率的能力，即在相同一个封装放较大的芯片，usmp设计方法也可以被应用到大幅减少鸥翼式ic封装的尺寸。例如图52a中，由导线架1640以及包括连结杠1644、鸥翼式引脚1642，以及隔离芯片垫1647所制造成的tssop-8l封装1649，被转换成其底脚等效封装1659a，同时保留用于焊接相同的pcb配置。如图所示，底脚封装导线架1650a包括底脚1652a、较大的隔离芯片垫1657a，和用来增加更大稳定性的额外的连接杠1654a。借由设计与传统的鸥翼式封装用于相同焊料长度的底脚，即0.6mm，但省去专门为引脚弯曲和形成所浪费的空间，底脚包封1659a最大芯片尺寸增加到3.8mm×2.2mm，相较于一个传统tssop8最大芯片尺寸为2.8mm×2mm增加了超过49％。如图52b所示的替代实施例中，相同的pcb配置可被用于底脚等效的封装1659b包括导线架1650b、底脚1652b，甚至一个更大的隔离芯片垫1657b，以及连接杠1654b。图52c为比较三个封装显示传统tssop-8l封装27％的pcb面积效率可以使用usmp制成的底脚封装而被提高到40％或45％且分别具有相应增加49％和69％的芯片尺寸。在实际应用中，如锂电池保护此封装已成为产业界标准，在相同的pcb空间中增加了49％的芯片面积允许该保护功率mosfets不是减少其导通电阻就是功率消耗或于同样的耗散功率来提高它们的额定电流。性能提升对具有快速充电能力的高端智能手机特别有益。该usmp制造的底脚封装，也提供了无论是对隔离或暴露芯片垫在热管理上提供了额外灵活性的一个选项。在图53a中，普遍存在的sop8封装1669，包括双连接杠1664、鸥翼式引脚1662，以及隔离芯片垫1666，并由导线架1660所制成，被转化成其底脚等效封装1679a，同时保留相同的pcb配置用于焊接。如图所示，底脚封装1679a，由导线架1670a所制成，包括底脚1672a、较大的隔离芯片垫1676a，和对于更好稳定性的额外连接杠1674a。该隔离芯片垫1676a可根据需要而由暴露芯片垫取代，因为该底脚和芯片垫是由相同铜块所制成可提供完美共平面。类似的共平面性是用传统的sop81669所不可能得到的，因为机械引脚弯曲基本上是不精确的。借由设计的底脚封装1679a的底脚与传统的鸥翼式封装1669于一样焊接长度，亦即0.6mm，但消除专门为引线弯曲及成型所浪费的空间，该底脚封装的芯片垫1676a增加到支撑3.285mm×4.102mm的最大芯片尺寸，在芯片面积上比传统封装sops1669的最大芯片尺寸2.213mm×3.102mm增加了超过96％。最大芯片尺寸木的计算对于隔离芯片垫用于ic或分离式电晶体是有用的，不仅限用于分离式的功率mosfet封装。在图53b所示为替代实施例，由导线架1670b所制成的底脚封装1679b，包括底脚1672b、较大的隔离或替代的暴露芯片垫1676b，以及提供更好稳定性的额外连接杠1674b。该替代底脚封装的芯片垫1676b增加到支撑最大芯片尺寸4.102mm×3.792mm，在芯片面积上比传统的sop81669增加超过了127％。此翻倍的芯片面积可用于容纳具有附加功能的较大的ic，或用以增加一个或多个功率mosfet的最大芯片尺寸以降低导通电阻，减少热量，提高效率或扩大产品的电流处理能力。传统和usmp底脚sop8封装性能的比较总结于图53c的表中。在usmp底脚封装技术更为明显的好处是在四边引脚鸥翼式封装。如图54a所示，工业标准和市售lqfp封装1709a，由导线架1700a所制成且具有7mm×7mm的主体、角落连接杠1704a、鸥翼式引脚1702a，以及隔离芯片垫1706a被转换成为其底脚等效封装1719a，同时保留相同的pcb配置用于焊接。如图所示，底脚封装1719a，由导线架1710a所制造，包括底脚1712a、较大隔离芯片垫1716a，以及角落连接杠1714a。该隔离分离芯片垫可以根据需要更换为暴露芯片垫。借由设计用于与传统的鸥翼式封装相同焊料长度的底脚，即0.6mm，消除专门用于引线弯曲和成形所浪费的空间，并优化该导线架，该底脚封装的芯片垫1716a增加到来支撑6.35mm×6.35mm的最大芯片尺寸，该芯片面积为市售lqfp7×7最大芯片尺寸3.56mm×3.56mm的318％。该较大的芯片面积意味着现今更高的功能电路可被整合到波峰焊接封装。面积的益处增加三倍夸大是借由底脚设计达到的改善，因为传统的导线架1700a无法说明可能的最大芯片尺寸。就传统7×7lqfp封装1709b有可能最大的芯片垫尺寸如图54b所示由导线架1700b所制成，角落连接杠1704b、鸥翼式引脚1702b，和隔离芯片垫1706b，该芯片垫的尺寸(理论上)增加到可以容纳一4.950mm×4.950mm的最大芯片尺寸，将近于市售lqfp1709a芯片尺寸面积的两倍。为了完整起见，在替代实施例中usmp制造底脚封装的最大芯片尺寸也被增加。在图54b中亦示出底脚封装1719b由导线架1710b制成并包括底脚1712b、角落连接杠1714b，以及较大隔离芯片垫1716b能够增加该最大芯片尺寸到6.750mm×6.750mm。两个传统的lqfp封装针对其usmp底脚封装对等的比较总结于图54c的表中，其中，假设以鸥翼式lqfp导线架1700b作为基准，即，芯片面积比被设定为1.00且具有23％的pcb面积效率。相反的，市售的7×7lqfp导线架有最大芯片尺寸比最佳的小48％以及一个只有18％的微小的pcb面积效率。与此相反，以底脚替换具有导线架1719a和1719b的lqfp、qff封装最大芯片尺寸能够比该假设基准lqfp导线架1708的最大芯片尺寸大65％和85％，且比用于市售7×7lqfp封装的最大芯片尺寸大200％以上。在许多情况下，当一个波峰焊接引脚封装被需要用来封装原本开发用于qfn无引脚封装的芯片，没有面积效率和成本效益的封装可替代。这一点说明于下面的表格中，其中被设计于一20支-针脚qfn中的一2.65mm×2.65mm半导体芯片需要被封装在一个可波峰焊接的封装中。考虑该最大芯片尺寸以及为特定的ic所需的针脚数量，仅有少数的选择存在，其中有许多是太大或太昂贵以达到该系统的设计目标。潜在的选项总结于下表中：封装最大芯片封装塑料尺寸pcb面积成本传统qfn44-202.65mm×2.65mm4mm×4mm100％低qff-20(底脚)2.65mm×2.65mm4.25mm×4.25mm113％低tssop-204.05mm×2.85mm6.5mm×6.4mm260％中sop-22.65mm×4.35mm12.7mm×7.8mm619％高lqfp55-322.3mm×2.3mm5mm×5mm156％无lqfp663.0mm×3.0mm6mm×6mm225％无lqfp773.67mm×3.67mm7mm×7mm306％高当该qfn的底脚版本，即qff-20，可被用于在低成本方面以及基本上在相同的pcb面积来取代传统封装，tssop需要三倍的面积而sop需要六倍的面积。该lqfp55有可接受的面积效率但其无法封装2.65mm×2.65mm的芯片，所以它不列入选项。该lqfp66只是两倍的pcb面积，但它不存在的生产中且不像会有任何封装公司将为付出高成本来造就一个有限市场的过时封装。其结果是市售上唯一适合该芯片可用的lqfp是7mm×7mm封装，所需的是三倍的尺寸。任何大于两倍尺寸的封装更将会有一个过高的成本来支持其应用。结果是，该底脚封装独特地解决了在现今没有实际解决方案可用的问题，对无引脚封装以成本效益方式上提供相当的性能，以兼容以低成本波峰焊接为基础的pcb装配。当前第1页12