一种薄膜晶体管、阵列基板和显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种薄膜晶体管、阵列基板和显示装置。

背景技术：

随着大尺寸显示技术的发展，Cu导线在薄膜晶体管的应用越来越广泛。但Cu导线容易被氧化且容易扩散的特性，极大的限制了其应用。为克服Cu导线容易被氧化且容易扩散的特性，现有技术中，在Cu导线的一侧或两侧设置金属合金层(例如钼金属合金)，形成多层膜层结构的导线。然而，当钼金属合金位于多层膜层结构的顶层时，在光刻工艺中，钼金属合金与光刻胶(PR胶)之间附着力低，容易在进行光刻工艺过程中(例如photo(曝光)后或者刻蚀时)发生PR peeling(剥落)的现象，从而会导致薄膜晶体管的良率降低。

技术实现要素：

有鉴于此，本发明提供一种薄膜晶体管、阵列基板和显示装置，用以解决现有的具有多层膜层结构导线的薄膜晶体管中，导线顶层的金属合金层与光刻胶之间附着力低，容易在进行光刻工艺过程中发生PR peeling的现象，从而导致薄膜晶体管的良率降低的问题。

为解决上述技术问题，本发明提供一种薄膜晶体管，包括：包括导电电极，所述导电电极为多层膜层结构，所述多层膜层至少包括：顶层金属层，金属合金层和Cu导线层，所述顶层金属层位于顶层，所述金属合金层位于所述顶层金属层和Cu导线层之间，所述顶层金属层的厚度小于预设阈值。

优选地，所述顶层金属层的厚度小于500A。

优选地，所述顶层金属层的厚度范围为200-500A。

优选地，所述顶层金属层采用Cu制成。

优选地，所述多层膜层结构还包括：位于所述Cu导线层下方的金属合金层。

优选地，位于所述顶层金属层和Cu导线层之间的金属合金层的厚度范围为100-600A，所述Cu导线层的厚度范围为2000-6000A，位于所述Cu导线层下方的金属合金层的厚度范围为100-600A。

优选地，所述导电电极包括源电极和漏电极。

优选地，所述薄膜晶体管还包括栅电极，所述栅电极为多层膜层结构，至少包括Cu导线层和位于Cu导线层下方的金属合金层。

优选地，所述金属合金为钼金属合金。

本发明还提供一种阵列基板，包括上述薄膜晶体管。

优选地，所述导电电极包括源电极和漏电极，所述阵列基板还包括数据线，所述数据线与所述源电极和漏电极同层设置，且具有相同的膜层结构。

本发明还提供一种显示装置，包括上述阵列基板。

本发明的上述技术方案的有益效果如下：

在薄膜晶体管导电电极的金属合金层的上方增加顶层金属层，由于金属与PR胶之间的附着力大于金属合金与PR胶之间的附着力，因而在进行光刻工艺过程中，PR胶不容易剥落，从而可以提高薄膜晶体管的良率。

附图说明

图1为现有技术中的一薄膜晶体管的结构示意图；

图2为现有技术中的另一薄膜晶体管的结构示意图；

图3为本发明一实施例的薄膜晶体管的结构示意图；

图4为薄膜晶体管的源电极和漏电极分别为两层膜层结构、三层膜层结构和四层膜层结构时，薄膜晶体管的EPM比对示意图；

图5为本发明实施例的在形成图4中的具有四层膜层结构的源电极和漏电极时，刻蚀不同时间得到的薄膜晶体管的EPM特性示意图；

图6为本发明实施例的在形成图4中的具有四层膜层结构的源电极和漏电极时，刻蚀不同时间得到的薄膜晶体管的性能示意图；

图7-图13为本发明一实施例的阵列基板的制作方法示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。

为解决现有的具有多层膜层结构导线的薄膜晶体管中，导线顶层的金属合金层与光刻胶之间附着力低，容易在进行光刻工艺过程发生PR peeling的现象，从而导致薄膜晶体管的良率降低的问题，本发明实施例提供一种薄膜晶体管，包括导电电极，所述导电电极为多层膜层结构，所述多层膜层至少包括：顶层金属层，金属合金层和Cu导线层，所述顶层金属层位于顶层，所述金属合金层位于所述顶层金属层和Cu导线层之间，所述顶层金属层的厚度小于预设阈值，即顶层金属层为厚度较薄的薄金属层。

本发明实施例中，所述Cu导线层上方的金属合金层的作用是防止Cu导线层被氧化，并且防止Cu导线层中的Cu向导电电极的上层膜层扩散。

本发明实施例中，在金属合金层的上方增加顶层金属层，由于金属与PR胶之间的附着力大于金属合金与PR胶之间的附着力，因而在进行光刻工艺过程中，PR胶不容易剥落，从而可以提高薄膜晶体管的良率。

本发明实施例中，优选地，所述顶层金属层的厚度小于500A(埃)，即上述预设阈值为500A。进一步优选地，所述顶层金属层的厚度范围为200-500A。

所述顶层金属层可以采用Cu制成，即顶层金属层与Cu导线层采用相同的材料，从而可以直接采用用于制作Cu导线层的Cu制作顶层金属层，无需更换设备材料，节省工艺流程。

顶层金属层的厚度较薄，一是对导电电极的整体厚度影响较小，二是当顶层金属层采用Cu制作时，由于厚度较薄，并不容易被氧化，且即使被氧化，氧化层也较薄，在后续工艺中也比较容易清洁。

本发明实施例中，所述金属合金可以为钼金属合金，例如MoNb(钼铌)合金，MoW(钼钨)合金等。钼金属合金尤其会出现与PR胶附着能力低的问题。当然，也不排除本发明实施例的金属合金为其他类型的金属合金。

本发明实施例中的导电电极最少为三层膜层结构，该三层膜层分别为顶层金属层，金属合金层和Cu导线层。在本发明的一优选实施例中，所述多层膜层结构还可以包括：位于所述Cu导线层下方的金属合金层。位于所述Cu导线层下方的金属合金层的作用是防止Cu导线层被氧化，并且防止Cu导线层中的Cu向导电电极的下层膜层扩散。也就是说，本发明的一优选实施例中，导电电极最少为四层膜层结构，该四层膜层分别为顶层金属层，位于Cu导线层上方的金属合金层、Cu导线层以及位于Cu导线层下方的金属合金层。

位于Cu导线层上方的金属合金层和位于Cu导线层下方的金属合金层可以为相同的金属合金层，也可以为不同的金属合金层。优选地，位于Cu导线层上方的金属合金层和位于Cu导线层下方的金属合金层为相同的金属合金层，从而可以在制作这两个膜层时，无需更换设备材料，节省工艺流程。

优选地，位于所述顶层金属层和Cu导线层之间的金属合金层的厚度范围为100-600A。所述Cu导线层的厚度范围为2000-6000A。位于所述Cu导线层下方的金属合金层的厚度范围为100-600A。所有膜层的厚度均较薄，从而不影响整个薄膜晶体管的整体厚度。

本发明实施例中，所述导电电极可以包括源电极和漏电极，还可以包括栅电极，或者同时包括栅电极、源电极和漏电极。

本发明实施例中，优选地，所述导电电极包括源电极和漏电极，原因在于，在制作包括本发明实施例的薄膜晶体管的阵列基板时，源电极和漏电极上方需要制作PVX(钝化)层，PVX层在沉积过程中有氧气氛围，因而Cu导线层比较容易被氧化，必须在Cu导线层上增加金属合金层，以防止Cu导线层被氧化，而金属合金层位于顶层又存在与光刻胶之间附着力低，容易在进行光刻工艺过程中发生PR peeling的现象，从而源电极和漏电极可以采用本发明实施例中的包括顶层金属层的多层膜层结构，以克服上述问题。

由于栅电极不存在上述问题，因而，可以不采用本发明实施例中的包括顶层金属层的多层膜层结构。

当然，为了提高栅电极的导线性能，优选地，栅电极也包括Cu导线层，为防止Cu导线层向下层膜层扩散，本发明实施例中，也可以在栅电极的Cu导线层下方设置金属合金层，即，本发明实施例中的栅电极也为多层膜层结构，至少包括Cu导线层和位于Cu导线层下方的金属合金层。

本发明实施例中的薄膜晶体管还包括有源层，有源层可以采用氧化物(Oxide)、a-Si、多晶硅、氢化非晶硅等制成。

本发明实施例中的薄膜晶体管可以为BCE(背沟道)结构的薄膜晶体管，也可以为ESL(刻蚀阻挡层)结构的薄膜晶体管。

本发明实施例还提供一种阵列基板，包括上述任一实施例中的薄膜晶体管。

优选地，所述导电电极包括源电极和漏电极，所述阵列基板还包括数据线，所述数据线与所述源电极和漏电极同层设置，且为相同的膜层结构。

由于数据线、源电极和漏电极上方需要制作PVX(钝化)层，PVX层在沉积过程中有氧气氛围，因而Cu导线层比较容易被氧化，必须在Cu导线层上增加金属合金层，防止Cu导线层被氧化，而金属合金层位于顶层又存在与光刻胶之间附着力低，容易在进行光刻工艺过程中发生PR peeling的现象，从而数据线、源电极和漏电极可以采用本发明实施例中的包括顶层金属层的多层膜层结构，以克服上述问题。

本发明实施例中的阵列基板可以为液晶阵列基板，也可以为OLED阵列基板。

本发明实施例还提供一种显示装置，包括上述阵列基板。

本发明实施例还提供一种薄膜晶体管的制作方法，用于制作上述任一实施例中的薄膜晶体管。

本发明实施例还提供一种阵列基板的制作方法，用于制作上述任一实施例中的阵列基板。

下面将结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

请参考图1，图1为现有技术中的一薄膜晶体管的结构示意图，图1所示的薄膜晶体管包括：衬底基板11、栅电极12、栅绝缘层13、有源层14、源电极15和漏电极15’。

源电极15和漏电极15’采用两层膜层结构，包括：金属合金层151和Cu导线层152，金属合金层151位于Cu导线层152的下方，用于防止Cu导线层152被氧化，并且防止Cu导线层152中的Cu向有源层14扩散。其中，金属合金层151采用MoNb合金制成，也就是说，源电极15和漏电极15’的膜层结构为MoNb/Cu。金属合金层151的厚度为300A，Cu导线层的厚度为3000A。

栅电极12也采用两层膜层结构，包括：金属合金层121和Cu导线层122，金属合金层122位于Cu导线层122的下方，用于防止Cu导线层122被氧化，并且防止Cu导线层122中的Cu向衬底基板11扩散。其中，金属合金层122采用MoNb合金制成，也就是说，栅电极12的膜层结构为MoNb/Cu。

该种结构中的薄膜晶体管，源电极15和漏电极15’采用两层膜层结构，Cu导线层152上方没有金属合金层的保护，容易被氧化。

请参考图2，图2为现有技术中的另一薄膜晶体管的结构示意图，图2所示的薄膜晶体管包括：衬底基板21、栅电极22、栅绝缘层23、有源层24、源电极25和漏电极25’。

源电极25和漏电极25’采用三层膜层结构，包括：金属合金层251、Cu导线层252和金属合金层253，金属合金层251位于Cu导线层252的下方，用于防止Cu导线层252被氧化，并且防止Cu导线层252中的Cu向有源层24扩散，金属合金层253位于Cu导线层252的上方，用于防止Cu导线层252被氧化。其中，金属合金层251和金属合金层253均采用MoNb合金制成，也就是说，源电极25和漏电极25’的膜层结构为MoNb/Cu/MoNb。金属合金层251的厚度为300A，Cu导线层的厚度为3000A，金属合金层253的厚度为200A。

栅电极22采用两层膜层结构，包括：金属合金层221和Cu导线层222，金属合金层222位于Cu导线线222下方，用于防止Cu导线层222被氧化，并且防止Cu导线层222中的Cu向衬底基板21扩散。其中，金属合金层222采用MoNb合金制成，也就是说，栅电极22的膜层结构为MoNb/Cu。

该种结构中的薄膜晶体管，源电极25和漏电极25’采用三层膜层结构，在进行光刻工艺过程中，位于顶层的金属合金层253与PR胶之间的附着力低下，容易发生PR peeling的现象，导致顶层的金属合金层253缺失，使得Cu导线层252变细或者Profile(侧面)太差，无法正常导电，而且形成源电极25和漏电极25’之后，Cu导线层暴露在空气中容易被氧化，此外，当该种结构的薄膜晶体管应用于阵列基板时，形成源电极25和漏电极25’之后还需要采用CVD(化学气相沉积)工艺形成PVX层，在CVD过程中，O2或N2O等氧化性气体对Cu导线层也会造成氧化腐蚀。

请参考图3，图3为本发明一实施例的薄膜晶体管的结构示意图，图3所示的薄膜晶体管包括：衬底基板31、栅电极32、栅绝缘层33、有源层34、源电极35和漏电极35’。

源电极35和漏电极35’采用四层膜层结构，包括：金属合金层351、Cu导线层352、金属合金层353和顶层金属层354，金属合金层351位于Cu导线层352下方，用于防止Cu导线层352被氧化，并且防止Cu导线层352中的Cu向有源层34扩散，金属合金层353位于Cu导线层352上方，用于防止Cu导线层352被氧化，顶层金属层354位于金属合金层353的上方。其中，金属合金层351和属合金层353均采用MoNb合金制成，顶层金属层354采用Cu制成，也就是说，源电极35和漏电极35’的膜层结构为MoNb/Cu/MoNb/Cu。

本发明实施例中，金属合金层351的厚度为300A，Cu导线层352的厚度为3000A，金属合金层353的厚度为200A，顶层金属层354的厚度为200，厚度较薄。

栅电极32采用两层膜层结构，包括：金属合金层321和Cu导线层322，金属合金层322位于Cu导线层322下方，用于防止Cu导线层322被氧化，并且防止Cu导线层322中的Cu向衬底基板31扩散。其中，金属合金层322采用MoNb合金制成，也就是说，栅电极32的膜层结构为MoNb/Cu。

本发明实施例中的薄膜晶体管，源电极35和漏电极35’采用四层膜层结构，在金属合金层353的上方增加顶层金属层354，由于金属与PR胶之间的附着力大于金属合金与PR胶之间的附着力，因而在进行光刻工艺过程中，PR胶不容易剥落，从而可以提高薄膜晶体管的良率。

当本实施例中的薄膜晶体管应用于阵列基板时，还需要在源电极35和漏电极35’上方形成PVX层，由于顶层金属层354的厚度较薄，在采用CVD工艺沉积PVX层时，顶层金属层354也不容易被O2或N2O等氧化性气体氧化腐蚀，即使发生了氧化，由于氧化层较薄，PVX干刻时也很容易用等离子体清洁来去除。

请参考图4，图4为薄膜晶体管的源电极和漏电极分别为两层膜层结构、三层膜层结构和四层膜层结构时，薄膜晶体管的EPM(电学特性)比对示意图。图4中，横坐标为栅极电压Vg(V)，纵坐标为漏极电流Drain Current(A)。从EPM上看，具有三层膜层结构和四层膜层结构的源电极和漏电极的薄膜晶体管的EPM都比较好，几乎重合，而两层膜层结构的薄膜晶体管的Vth(阈值电压)有偏移，而且ss(亚阈值振幅)不好。

请参考图5，图5为本发明实施例的在形成图4中的具有四层膜层结构的源电极和漏电极时，刻蚀不同时间得到的薄膜晶体管的EPM特性示意图，从图5中可以看出，刻蚀72S和刻蚀85S后得到的薄膜晶体管的EPM特性均比较好。

请参考图6，图6为本发明实施例的在形成图4中的具有四层膜层结构的源电极和漏电极时，刻蚀不同时间得到的薄膜晶体管的性能示意图，图6中，横坐标为刻蚀时间，纵坐标为阈值电压，Vth为阈值电压，ss为亚阈值振幅，从图6中可以看出，刻蚀不同时间得到的薄膜晶体管的性能基本没有变化，比较稳定。

请参考图7-图13，图7-13图为本发明一实施例的阵列基板的制作方法示意图，该制作方法包括：

步骤S11：请参考图7，在衬底基板101上形成栅电极102、栅线(图未示出)和公共电极线连线图形102’。

栅电极102的形成过程具体为：

在完成清洗的衬底基板101上，利用磁控溅射工艺先后沉积MoNb合金薄膜和Cu金属薄膜，其中，MoNb合金薄膜的厚度为300A，Cu金属薄膜的厚度为3000A。

在Cu金属薄膜上涂覆一层光刻胶，并采用掩模板对光刻胶进行曝光，显影，得到光刻胶图形，并对MoNb合金薄膜和Cu金属薄膜进行湿刻，形成栅电极102、栅线(图未示出)和公共电极线连线图形102’，其中，栅电极102和和公共电极线连线图形102’均包括：由MoNb合金薄膜形成的金属合金层1021以及由Cu金属薄膜形成的Cu导线层1022。

步骤S12：请参考图8，利用PECVD工艺，沉积形成栅绝缘层103，栅绝缘层103可以为SiNx/SiON/SiO三层膜层结构，厚度为3100A，并形成有源层104的图形，有源层104可以为氧化物如IGZO等，厚度为700A。

步骤S13：请参考图9，利用磁控溅射先后沉积底层MoNb合金薄膜、Cu金属薄膜、中间层MoNb合金薄膜和顶层Cu金属薄膜，顶层Cu金属薄膜的厚度为400A，中间层MoNb合金薄膜的厚度为200A，Cu金属薄膜的厚度为3000A，底层MoNb合金薄膜的厚度为300A，然后利用构图工艺形成具有四层膜层结构的源电极105、漏电极105’、数据线(图未示出)和公共电极线连线图形105”。源电极105、漏电极105’、数据线和公共电极线连线图形105”均包括：由底层MoNb合金薄膜形成的金属合金层1051、由Cu金属薄膜形成的Cu导线层1052，由中间层MoNb合金薄膜形成的金属合金层1053以及由顶层Cu金属薄膜形成的顶层金属层1054。

步骤S14：请参考图10，利用PECVD工艺制备200n-400nm的第一钝化层(PVX1)106，并形成过孔。

步骤S15：请参考图11，沉积第一ITO薄膜，对第一ITO薄膜进行构图，形成公共电极107；

步骤S16：请参考图12，形成第二钝化层(PVX2)108。

步骤S17：请参考图13，沉积第二ITO薄膜，对第二ITO薄膜进行构图，形成像素电极109。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。