Ge场效应晶体管（FET）和制造方法与流程

本发明涉及半导体器件领域及其制造方法。此外，本发明还涉及包含锗(Ge)作为通道材料的晶体管及其制造方法。发明背景由于金属氧化物半导体(MOS)器件的不断规模化，常规的SiO2/多晶硅结构被高k电介质和金属栅堆叠所替代。但是，将这种高k/金属栅整合到MOS器件中还引起诸如平带偏移和阈值电压增加等严重挑战。此外，对于低于1纳米等效氧化物厚度(EOT)Si基金属氧化物半导体场效应晶体管(MOSFET)，偏压温度不稳定性(BTI)是限制器件可靠性的最关键问题之一。由于BTI所导致的MOSFET非理想行为基本上是由半导体通道与栅电介质层之间的界面处以及栅电介质层内部的缺陷所决定的。与此同时，在未来装置技术节点中，正考虑使用高迁移率通道材料来进一步强化器件性能。锗(Ge)对于此类高迁移率n型MOSFET是具有吸引力的通道材料。在电子器件会议(IEDM)，2014年IEEE国际，第34.4.1至34.4.4页，G.Groeseneken等人的《用于超越硅器件的先进栅堆叠的BTI可靠性：挑战与机遇(BTIreliabilityofadvancedgatestacksforBeyond-Silicondevices:challengesandopportunities)》中，回顾了基于Si和(Si)Ge的低于1纳米等效氧化物厚度(EOT)MOSFET器件中的BTI。文章揭示了对于pMOS和nMOS这两种器件，具有栅堆叠(其在Ge通道层与高k栅电介质层之间包含较厚(1nm或更厚)的硅(Si)钝化层(Ge/Si盖层/SiO2/HfO2))的Ge基器件的BTI可靠性的改善。对于pMOSGe/Si盖层/SiO2/HfO2器件，NBTI可靠性是良好至优秀的，而对于nMOSGe/Si盖层/SiO2/HfO2器件，PBTI可靠性是足够的。另一方面，Pourtois等人通过模拟显示，Si钝化层需要减薄成数纳米的层(ML)，以获得对于Ge的高电子迁移率。存在对于如下晶体管的需求，其相比于现有技术晶体管具有更好的性能和迁移率，还具有足够的BTI可靠性。技术实现要素：本发明的特定实施方式的目的是提供具有高性能、高迁移率和优异的BTI可靠性的晶体管。本发明的特定实施方式的另一个目的是提供用于制造具有高性能、高迁移率和优异的BTI可靠性的晶体管的方法。通过根据本发明实施方式的装置和方法实现了上述目的。在所附的独立权利要求和从属权利要求中列出了本发明的具体和优选的方面。从属权利要求的特征可以与独立权利要求的特征以及其他独立权利要求的特征适当地相结合，并且不仅仅是权利要求所明确阐述的。本发明的第一个方面涉及场效应晶体管(FET)。FET包括：有源区，其包含锗(Ge)；以及有源区上的栅堆叠。栅堆叠包括：包含Si的钝化层；钝化层上的界面电介质层，其包含SiOx，其中x是大于0的整数；界面电介质层上的电介质包覆层，其包含形成界面偶极的材料；电介质包覆层上的高k电介质层；高k电介质层上的栅电极层。根据本文的FET的优势在于，其具有优异的迁移率和BTI可靠性性质。更具体来说，FET具有优异的电子迁移率和PBTI可靠性。根据本文实施方式的FET的优势在于，相比于现有技术FET器件，其具有改善的亚阈值斜率(SS)。根据本发明第一个方面的实施方式，电介质包覆层与界面电介质层和高k电介质层物理接触。因而，电介质包覆层被夹在界面电介质层和高k电介质层之间。根据本发明第一个方面的实施方式，形成界面偶极的材料包括如下材料，该材料不依赖于电介质包覆层的厚度，诱发阈值电压的负偏移。更具体来说，形成界面偶极的材料选自以下任意材料：镧(La)、钇(Y)、镁(Mg)、铒(Er)、镝(Dy)、钆(Gd)或者其他稀土材料。根据本发明第一个方面的实施方式，电介质包覆层是过渡金属氧化物层或者过渡金属硅酸盐层。根据本发明第一个方面的实施方式，电介质包覆层是原子层沉积(ALD)层或者物理气相沉积(PVD)层。PVD电介质包覆层优选包括LaxOz，其中，x、z是大于0的整数。ALD电介质包覆层优选包括LaxOz或LaxSiyOz，其中，x、y和z是大于0的整数。根据本文实施方式的FET的优势在于，其与三维(3D)器件整合是相容的。根据本文的实施方式，PVD或ALD电介质包覆层包括La2O3。对于非常薄的层，氧甚至可以更少，例如，LaO。根据本文的实施方式，ALD电介质包覆层包括LaSiO或LaSiO2。La2Si7是LaxSiyOz的另一种可能的晶体结构。根据本发明第一个方面的实施方式，钝化层的厚度是1-8单层。根据本发明第一个方面的实施方式，高k材料选自以下任意材料：HfOx、HfSiOx、HfSiON、LaOx、ZrOx、ZrSiOx、TaOx、AlOx，或其任意组合。根据本发明第一个方面的实施方式，栅电极包括选自下组的金属：TiN、TiAl、TaN、TaC、TiC、Ti、Ta、Mo、Ru或W。根据本发明第一个方面的实施方式，界面电介质层包括SiO2，以及电介质包覆层包括La2O3或LaSiO或LaSiO2；根据本发明第一个方面的实施方式，FET是FinFET或者GAAFET。本发明的第二个方面涉及场效应晶体管(FET)的制造方法，该方法包括如下步骤：提供包含锗(Ge)的有源区；在有源区上提供栅堆叠，其包括：在有源区上提供包含Si的钝化层；在钝化层上提供界面电介质层，所述界面电介质层包含SiOx，其中，x是大于0的整数；在界面电介质层上提供电介质包覆层，所述电介质包覆层包括形成界面偶极的材料；在电介质包覆层上提供高k电介质层；在高k电介质层上提供栅电极层。根据本发明第二个方面的实施方式，通过物理气相沉积(PVD)或通过原子层沉积(ALD)来提供电介质包覆层。根据本发明第二个方面的实施方式，提供钝化层包括提供厚度为1-8单层的钝化层。根据本发明第二个方面的实施方式，通过钝化层的部分氧化，形成界面电介质层。根据本发明第二个方面的实施方式，所述方法还包括在提供高k电介质层之后，进行激光退火。根据本发明第二个方面的实施方式，所述制造方法是后栅极制造方法(gate-lastmanufacturingmethod)。根据本文实施方式的FET的优势在于，其具有高迁移率和良好的BTI可靠性，更具体来说，其具有高电子迁移率和良好的PBTI可靠性。根据本文实施方式的FET的优势在于，其可用于三维(3D)器件整合。根据本发明实施方式的FET的优势在于，其具有低阈值电压。附图说明现将参照附图进一步以示例的方式描述本发明。所有附图旨在描述本发明的一些方面和特定实施方式。出于清楚原因，附图以简化方式显示。没有显示出所有替代方式和选项，因此，本发明不限于所给出的附图内容。在不同附图中，相同附图标记用于表示相同部件。所有附图旨在描述本文的一些方面和实施方式。所述附图仅为示意性而不具限制性。图1示意性显示根据本发明第一个方面的FET。图2A-C显示根据本文实施方式的栅堆叠的HR-TEM图像，所述栅堆叠包括钝化层和以不同沉积时间形成的电介质包覆层。图3显示根据本文实施方式的FET的栅堆叠的HR-TEM图像。图4显示根据本文实施方式的钝化层的亚阈值斜率(SS)的实验结果。图5显示根据本文实施方式的电子迁移率和PBTI与钝化层的刚沉积厚度的关系的实验结果。图6A-B示意性显示根据本发明实施方式的包括钝化层的FET的能带图。图7显示根据本文实施方式的包含电介质包覆层的FET的源电流-栅电压的实验结果，所述电介质包覆层包含La。图8A-C示意性显示根据本发明实施方式的包括栅堆叠的FET的能带图。图9A-B显示根据本文实施方式获得的电容等效厚度(CET)(图9A)以及ALD和PVD沉积电介质包覆层的平带电压VFB(图9B)的实验结果。图10显示根据本发明实施方式的ALD沉积电介质包覆层的实验结果。图11显示根据本文实施方式的包含电介质包覆层的FET的有效氧化物俘获密度与氧化物上的电场的关系的实验结果，所述电介质包覆层包含La。图12A-B示意性显示根据本文实施方式的钝化层和界面电介质层的制造。图13显示根据本文实施方式的栅堆叠的能量色散X射线光谱(ESD)测量结果。图14显示根据本文实施方式的栅堆叠的C-V曲线。图15显示根据本文实施方式的FET的PBTI可靠性实验结果。示意性实施方式的详述将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，其仅受限于权利要求。所述附图仅为示意性而不具限制性。在附图中，为达到说明的目的，可能放大一些元件的尺寸而未按比例绘制。所述尺寸和相对尺寸不与本发明实际付诸实践的情况相对应。此外，在说明书和权利要求书中，术语“顶部”等用于描述目的，而不一定用于描述相对位置。应理解，在合适的情况下，如此使用的术语可互换使用，并且本文所述的特定实施方式能够按照本文所述或说明的方向以外的其它方向进行操作。应注意，权利要求书中使用的术语“包括”不应解释为被限制为其后列出的手段，其不排除其它元件或步骤。因此应将其解释为详细说明存在所提到的所述特征、整数、步骤或组分，但不排除存在或添加一个或多个其它特征、整数、步骤或组分或其组合。因此，“包含装置A和B的器件”表述的范围不应限于仅由组件A和B组成的器件。其表示就本发明而言，器件仅有的相关组件是A和B。说明书中提及的“一个实施方式”或“一种实施方式”表示就实施方式描述的具体特征、结构或性质包括在本发明的至少一个实施方式中。因此，在说明书中各种地方出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部都涉及同一个实施方式，但可能如此。此外，具体的特性、结构或特征在一个或多个实施方式中可以任何合适的方式组合，其通过本发明的描述对本领域普通技术人员是显而易见的。类似地，应理解的是，在对示例性特定实施方式的描述中，为达到简化说明和有助于理解本发明各个方面中的一个或多个方面的目的，有时将本发明的各种特征在单个实施方式、附图或其描述中组合在一起。然而，这种进行说明的方法不应解释为反映本发明需要比各权利要求中明确陈述的更多的特征的意图。相反，如所附权利要求书所反映，发明方面在于少于单个之前说明的实施方式的所有特征。因此，将详细说明书之前的权利要求书明确结合到该详细说明书中，其中各权利要求独自作为本发明独立的实施方式。此外，本领域技术人员应理解，尽管本文所述的一些实施方式包括其它实施方式所包括的一些特征但不包括其它特征，不同实施方式的特征的组合意在处于本发明的范围内，形成不同的实施方式。例如，在所附权利要求书中，可以任何组合使用任何要求保护的实施方式。在本文提供的描述中列出大量具体细节。然而应理解，特定实施方式的实践可不具有这些特定细节。在其它情况中，没有详细描述众所周知的方法、结构和技术，以免使本发明的描述难以理解。现在通过对若干特定实施方式的详细描述来描述本发明。很明显，可根据本领域技术人员的知识构建其他特定实施方式，而不背离受到所附权利要求书的限定的本发明的技术教示。本文所用术语“高k电介质”或者“高k材料”指的是具有如下电介质常数k的电介质材料，其高于SiO2的电介质常数，即k>3.9(SiO2的电介质常数也常四舍五入到4)。为了获得与用薄得多的SiO2层所能获得的相同等效电容，高k电介质材料比SiO2实现了更大的物理厚度。本文所用术语“k值”指的是电介质材料的电介质常数，并且当分别描述具有高k值和低k值的电介质材料时，可以表述为高k值或低k值。如图1示意性所示，FET包括半导体基材100，其包括有源区，所述有源区包含锗(Ge)。术语“基材”用于总体限定感兴趣的层或部分下方的层的元件。此外，“基材”也可以是任意其他基底，在其上形成了层，例如玻璃层或者金属层。因此，基材可以是晶片，例如，坯晶片或者可以是施加到另一基底材料上的层，例如，在下方层上外延性生长的层。半导体基材可以是例如Ge基材或者绝缘体上的锗(GOI)基材。半导体基材可以是例如包含Ge层的硅(Si)基基材。半导体基材包含Ge的部分作为FET的有源区。因而，半导体基材包含Ge的部分可以是例如作为FET的通道区域和/或FET的源区域和/或漏区域。本文下面将进一步描述n型掺杂的Ge基半导体器件。FET还包括半导体基材100上的栅堆叠110，更具体来说，是在FET的含GE通道层上的栅堆叠110。栅堆叠110包括如下层堆叠：钝化层101、界面电介质层102、电介质包覆层103、高k电介质层104和金属层105。优选地，采用所谓的后栅极或者替代栅极(RMG)工艺来制造FET。这意味着在FET器件的制造过程中，首先制造虚拟栅或者牺牲栅，之后用最终栅堆叠替换。因而，在虚拟栅去除和预清洁之后提供钝化层。还可以采用所谓的先栅极工艺来制造FET，这意味着在形成栅堆叠之后进行退火/掺杂步骤。钝化层101包括Si。可以采用外延沉积技术，例如气相外延生长(VPE)来提供钝化层101。优选地，钝化层101仅仅数个单层厚，更具体来说，1-8个单层，这等效于约1埃至约厚度(1个单层的Si等于0.13125nm)，更优选是1-5个单层。应注意的是，刚沉积的Si层的厚度大于FET中的钝化层101的最终厚度，如图12A-B示意性所示。通过在钝化层的外延沉积之后进行氧化步骤，部分的刚沉积的Si层发生氧化(例如，采用干燥臭氧氧化)，从而在钝化层上形成SiO2的界面层。(会形成钝化层的)刚沉积的Si层从而被部分消耗掉，改性成为SiO2。图12A显示在沉积了钝化层(即，刚沉积层)之后的中间栅堆叠。图12B显示在刚沉积层的氧化之后的中间栅堆叠，从而形成钝化层101和界面电介质层102。图2A-C显示栅堆叠的高分辨率透射电子显微镜(HR-TEM)图像，所述栅堆叠包括：Si钝化层101、SiO2层102、HfO2层104、以及TiN金属层105，其中，Si钝化层101是由1100秒(图2A)、1650秒(图2B)和3500秒(图2C)的不同Si沉积时间形成的。对于不同的沉积时间(以及在氧化步骤之后)，观察到1.1nm的SiO2层。对于1100秒的沉积时间(图2A)，观察到0.4nm厚的剩余Si层。通过将SiO2厚度(界面层厚度)换算成Si厚度(钝化层厚度)，估算了初始生长或者刚沉积的Si厚度，表明0.9nm厚的刚沉积的Si层产生0.4nm厚的剩余Si钝化层，这约为3个单层。对于图2B，Si钝化层约为6个单层，这等效于约0.8nm，以及对于图2C，Si钝化层约为12个单层，这等效于约1.8nm。图3显示根据本发明实施方式的栅堆叠的HR-TEM图像。栅堆叠包括：Si钝化层101、SiO2层102、LaSiO层、HfO2层104、以及TiN金属层105。刚沉积的Si厚度是0.9nm，以及PVD刚沉积的La层为0.5nm。在Si钝化层沉积之后，发生部分氧化，从而形成SiO2界面电介质层，以及在沉积了PVDLa层之后，发生与下方层的扩散，从而在SiO2上形成LaSiO层。优选使得剩余钝化层薄至数个单层，更优选为1-8个单层，更优选1-5个单层，从而获得高的Ge电子迁移率。由此，得益于Si钝化层的量子化和有限的物理厚度，电子分布在Ge通道中。因此，最佳的Si厚度是1-8个单层，更优选为1-5个单层。根据一些实施方式，可以通过减小高k电介质层104的厚度和通过在具有最佳Si厚度的栅堆叠上进行H2烧结退火，来进一步改进Ge的电子迁移率。图4显示对于不同厚度的钝化层101，亚阈值斜率(SS)的增加。当Si钝化层的厚度从1.6nm下降到0.8nm时，亚阈值斜率改善了26％(参见插图)。通过使用更薄的Si钝化层，导通电流I导通和电子迁移率都显示出明显增加。这种增加可以通过量子化驱动电子分布进行定性解释，由于量子化驱动电子分布，更多的电子分布在了Ge通道中。图5显示电子迁移率和PBTI与钝化层的刚沉积厚度的关系的实验结果。图6示意性解释了对于厚的钝化层(图6A)和具有根据本发明实施方式的厚度的钝化层(图6B)，该关系背后的物理原理。当使用厚的Si钝化层时(比根据本发明的1-8个单层更厚的情况)，电子倾向于位于Si层中，这导致较低的电子迁移率。但是，发现高k电介质层中有限部分的缺陷水平，导致更好的PBTI可靠性。对于根据本文实施方式的Si钝化层，电子开始位于Ge通道层中，产生较高的电子迁移率。但是，发现高k电介质层中较小的缺陷水平，导致较差的PBTI可靠性(相比于较高的Si层而言)。此外，由于通过在高k电介质层104和界面电介质层102之间产生界面偶极，高k电介质层104中的缺陷水平有力地退耦(decouple)，改善了PBTI可靠性。只有当界面电介质层含有足够低密度的电子俘获点位时(即，例如由此与包含GeOz>0的界面层不相容时)，才可获得该优点。作为替代，钝化层还可包括例如SiON和其上对应的氮化SiO2层作为钝化层氧化之后的界面电介质层。总结来说，超薄的钝化层显示出改进的电子迁移率和改进的PBTI的优势。FET还包括电介质包覆层103，其包括形成界面偶极的材料，这是用于诱发界面电介质层和高k电介质层之间的界面偶极的材料。这意味着包含形成界面偶极的材料的电介质包覆层103引起负Vth偏移，这不依赖于电介质包覆层的厚度。形成界面偶极的材料可包括La、Mg、Sc、Y、Sr、Er、Dy、Gd。优选地，电介质包覆层103与下方的界面电介质层102物理接触。可以采用沉积技术，例如物理气相沉积(PVD)或者原子层沉积(ALD)来形成刚沉积的电介质包覆层。对于采用PVD技术沉积电介质包覆层的FET，在之后的温度步骤过程中，会发生例如La扩散进入下方的包含SiO2的界面电介质层，从而最终的电介质包覆层(因此在完整的栅堆叠加工之后)包括LaxSiyOz(x,y,z>0)。由于这种扩散过程，界面电介质层的厚度会减小。所以在电介质包覆层沉积之后的界面电介质层的厚度会小于在电介质包覆层沉积之前的界面电介质层的厚度。能量色散X射线光谱(ESD)测量(图13)揭示了对于La的情况，在栅堆叠110的完整器件加工之后，在减小的界面电介质层(SiO2层)上形成LaSiO。在栅堆叠中整合包含形成界面偶极的材料的电介质包覆层的优点在于，相比于没有该电介质包覆层的栅堆叠，FET的阈值电压下降。这如图7中的实验结果所示，比较了PVD刚沉积的La层(厚度为0.3nm、0.5nm)与没有包含形成界面偶极的材料(即，没有La)的电介质层的栅堆叠。发现对于包括包含La的电介质包覆层的栅堆叠，阈值电压下降。通过在栅堆叠中结合La，还抑制了C-V曲线中的频散(参见对于没有La的栅堆叠的C-V曲线114偏移到具有La的栅堆叠的C-V曲线115，如图14中的箭头所示)，这表明了钝化层和界面电介质层之间的界面处的界面质量的改善。由于结合了包含形成界面偶极的材料的电介质包覆层，改善了PBTI可靠性，这是由于通道区域中的明显不重合电子和高k电介质层中的缺陷水平所导致的。除此之外，还显示即使是在更薄的Tinv情况下，由于结合了形成界面偶极的材料所导致的界面质量改善，维持了电子迁移率。图8A-C解释了改善的PBTI和高电子迁移率的结合优势。图中显示根据本文的栅堆叠的不同能带图，所述栅堆叠包括：(a)厚的钝化层(即，在氧化之后的钝化层的厚度超过0.6nm)，(b)薄的钝化层，即1-8个单层，以及(c)薄的钝化层和在高k电介质层和界面电介质层之间的具有形成界面偶极的材料的电介质包覆层。对于能带图，假定在高k电介质层中的缺陷水平具有局部化能量分布。当形成界面偶极时，在界面处的能量水平发生突然变化，导致高k电介质层中对于通道区域中的电子而言相同但是明显不重合的缺陷。形成界面偶极导致明显的阈值电压(Vth)偏移，而Vth偏移显示出不连续的厚度依赖性。为了改善PBTI可靠性，界面偶极需要是引起负Vth和平带电压(VFB)偏移的那种。此外，通过形成界面偶极，降低了由电子隧穿主导的栅极漏电流。栅-通道电容显示出阈值电压Vth的明显下降(对于刚沉积的0.5nmLaPVD层为0.95V)，这是由于La诱发的偶极和栅极反转厚度(Tinv)的下降所导致的，这是得益于形成具有比界面SiO2电介质层更高的k值的LaSiO。提取的等效氧化物厚度(EOT)为1.05nm，在+0.6V的Vth提取的Tinv是1.60nm。总结来说，实现了如下实验结果，对于根据本文实施方式的包含栅堆叠的FET，在降低的Tinv情况下，当在125℃下运行10年时，最大Vov增加到高至0.28V，这与0.5V-VDD器件的PBTI可靠性目标相差不远。栅堆叠110Tinv(nm)1.5(Vth+0.6V)μ(cm2/Vs)约175Vth(V)约0.3PBTIVov(V)0.28由于添加了包含La的电介质包覆层和诱发形成界面偶极，改善了PBTI可靠性。如图8C的能带图所示，界面偶极改变了给定过载电压(这是施加的栅电压与阈值电压之差)下，高k电介质层中对于通道区域中的电子具有可及性的缺陷的数量。通过(在高k电介质层沉积和金属栅沉积步骤之间进行的)激光退火可以获得进一步的改进。当没有包含La的电介质包覆层时，激光退火没有引起PBTI的明显改变，PBTI可靠性的额外改善是与LaSiO层中的缺陷钝化相关。由于Ge工艺的低热预算(因为这是后栅极制造方法)，相比于例如先栅极SiCMOS工艺，存在较少的La扩散。因此，为了使得形成界面偶极最大化，立即在界面电介质层的顶部上沉积La。ALD沉积的电介质包覆层的优点是与子1x技术节点(sub-1xtechnologynode)相容，其中节距变得非常小(小于10nm)，并且变得难以用常规气相沉积技术来沉积层。因而，此类FET与例如三维(3D)装置(例如，FinFET或全栅(GAA)FET)是相容的。已知ALD是所谓的保形层，这意味着层的沉积会符合其上沉积了层的表面的轮廓(而对于PVD沉积层则不是这种情况)。对于包括ALD电介质包覆层的FET，这种ALD电介质包覆层包括LaxOz或LaxSiyOz，其中，x,y,z>0。换言之，刚沉积的电介质包覆层是LaxOz或LaxSiyOz，并且在最终栅堆叠中保留有这种层材料，对于PVD电介质包覆层，刚沉积的电介质包覆层是La(并在最终栅堆叠中变成LaSiO层)。ALD电介质包覆层还具有进一步优势：电介质包覆层与下方的界面电介质层不会发生扩散。从而可以更精确地控制栅堆叠。此外，对于ALD沉积的电介质包覆层103，观察到相比于没有电介质包覆层103的栅堆叠，高k电介质层104更薄。这可能是因为抑制了ALD的生长。图9A-B显示获得的电容等效厚度(CET)(图9A)以及ALDLa2O3沉积电介质包覆层(圆圈)和PVDLa沉积电介质包覆层(方块)的平带电压VFB(图9B)的实验结果。可以看出，对于CET和VFB这两者，PVD沉积层看上去都是有利的。LaSiO的形成解释了CET的降低，以及长程偶极的形成解释了VFB的明显偏移。另一方面，对于ALDLa2O3沉积的电介质包覆层，观察到CET的单调增加，表明没有形成LaSiO。La2O3/SiO2界面确定了VFB的偏移。图10显示ALD沉积的La2O3电介质包覆层和ALD沉积的LaSiO电介质包覆层的实验结果。通过插入La2O3和LaSiO观察到明显的VFB偏移(参见图10上方的VFB与CET关系)，这归结于形成La诱发的界面偶极。对于LaSiO中的不同La组成，富含La的LaSiO显示更大的VFB偏移，这与偶极解释相一致。界面偶极的作用(价值)还参见栅极漏电流(Jg，图10的下方图)。对于较厚的栅电介质，栅极漏电流较低。但是，发现对于不同的La2O3和LaSiO厚度的Jg趋势低于没有任何La的参比。这解释为界面偶极(如图8C所示，使得高k栅电介质的能带图发生偏移)增加了对于来自Ge通道的电子隧穿的阻挡。因此，一旦在高k电介质层和界面电介质层之间的界面处(高k/SiO2)形成界面偶极，可以观察到栅极漏电流降低的优势。图11显示有效氧化物俘获密度与氧化物上的电场的关系的实验结果。这是从C-V滞后测量估算的，显示合理Eox(约为3.5MV/cm)下的较低值。对于ALDLa2O3和LaSiO情况下观察到的较为陡峭的电压加速，表明了高k中的缺陷水平与通道中的电子的能量不重合。FET还包括高k电介质层104。高k电介质层可以包括例如HfOx、HfSiOx、HfSiON、LaOx、ZrOx、ZrSiOx、TaOx、AlOx或者任意组合，并且可以根据本领域技术人员众所周知的技术(例如PVD或ALD)形成。根据一些实施方式，可以在沉积高k电介质层104之后进行激光退火。发现750摄氏度的退火明显进一步改善了PBTI可靠性。还观察到阈值电压的进一步降低。对于1.5nm的Tinv和0.95nm的EOT，10年获得的最大过载电压Vov是0.28V，这接近0.5Vdd操作的目标。FET还包括栅金属层105。栅金属层可以包括例如TiN、TiAl、TaN、TaC、TiC、Ti、Ta、Mo、Ru或W，并且可以根据本领域技术人员众所周知的技术(例如PVD或ALD)形成。可以采用替代金属栅极(RMG)高k后流(high-klastflow)来制造Si钝化的GenFET。在去除虚拟栅和预清洁之后，在350摄氏度(℃)，用Si3H8前体在Ge通道上外延性生长Si薄层。然后在300°进行干燥O3氧化，在此之后在Si包覆层上形成SiO2界面层(IL)。在SiO2界面层(IL)上形成0.3-0.5nm的PVDLa。然后在750℃进行激光退火。之后，在堆叠上沉积约为2-4nm的ALDHfO2。用5nm的ALDTiN和W，在HfO2层上形成最终金属栅极。在标准后段制程(BEOL)之后，可以进行H2烧结退火(400℃，20分钟)，使得Si/SiO2界面中的缺陷(即悬空键)钝化。根据本发明实施方式的FET可以包括平坦或水平FET以及垂直(即三维)FET，例如FinFET或者全栅(GAA)FET。在垂直器件的情况下，可以看到，无论是通过PVD或者通过ALD形成电介质包覆层，会形成与垂直器件的垂直结构共形的LAD层，即符合下方层的形状。例如，对于FinFET，在翼的侧壁还会看到通过ALD提供的电介质包覆层，而PVD电介质包覆层则不是这种情况。当前第1页1 2 3