本发明是关于一种半导体结构及其制造方法。本发明特别是关于一种包括存储单元的半导体结构及其制造方法。
背景技术：
为了减少体积、降低重量、增加功率密度和改善可携带性等等理由，发展出了三维的(3-d)半导体结构。此外，半导体装置中的元件和空间持续地被缩减。这可能导致一些问题。例如，在3-d存储装置的工艺中，可能为了存储单元和/或其他元件的建造而形成具有高深宽比的堆叠。这样的堆叠可能会因其高深宽比而弯曲或倒塌。因此，仍希望对于半导体结构及其制造方法有各种不同的改善。
技术实现要素：
本发明是关于半导体结构及其制造方法，特别是关于包括存储单元的半导体结构及其制造方法。
根据一些实施例，一种半导体结构包括一基板和多个次阵列结构，次阵列结构设置在基板上并通过多个沟槽彼此分离。此种半导体结构包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个支撑柱和多个导电柱，设置在沟槽中。该些沟槽的每一个中的支撑柱和导电柱在沟槽的一延伸方向上交替配置。此种半导体结构还包括多个导电线，设置在沟槽中，并位于支撑柱和导电柱上。该些导电线的每一个连接位于其下方的导电柱。
根据一些实施例，一种半导体结构的制造方法包括下列步骤。首先，提供一起始结构。起始结构包括一基板和形成在基板上的一初步阵列结构。初步阵列结构包括一堆叠和穿过堆叠的多个主动结构。该些主动结构的每一个包括一通道层和形成在通道层和堆叠之间的一存储层。在配置成用于将初步阵列结构分离成多个次阵列结构的多个沟槽的多个预定沟槽位置形成多个支撑柱。该些预定沟槽位置的每一个中的支撑柱彼此分离。接着，在预定沟槽位置形成多个导电柱，使得该些预定沟槽位置的每一个中的导电柱和支撑柱在预定沟槽位置的一延伸方向上交替配置。在支撑柱和导电柱上形成多个导电线。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1a～图1c绘示根据实施例的一种半导体结构。
图2a～图13c绘示根据实施例的一种半导体结构的制造方法。
【符号说明】
102：基板
104：埋层
108：堆叠
110：导电层
112：高介电常数介电层
114：导电芯层
116：绝缘层
118：硬屏蔽层
120：主动结构
122：通道层
124：存储层
126：绝缘材料
128：导电接垫
130：存储单元
132：层间介电层
140：次阵列结构
150：沟槽
152：支撑柱
153：导电柱
154：导电中央部分
156：绝缘衬层
158：导电线
208：堆叠
210：牺牲层
212：高介电常数介电层
216：绝缘层
218：硬屏蔽层
232：层间介电层
250：预定沟槽位置
252：支撑柱
253：导电柱
254：导电中央部分
256：绝缘衬层
272：第一开口
274：光刻胶层
276：孔洞
278：第二开口
具体实施方式
以下将配合所附附图对于各种不同的实施例进行更详细的说明。所附附图只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从附图中省略一些元件和/或元件符号。可以预期的是，一实施例中的元件和特征，能够被有利地纳入于另一实施例中，无需进一步的阐述。
根据实施例的一种半导体结构包括一基板和多个次阵列结构，次阵列结构设置在基板上并通过多个沟槽彼此分离。此种半导体结构包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个支撑柱和多个导电柱，设置在沟槽中。每一沟槽中的支撑柱和导电柱在沟槽的一延伸方向上交替配置。此种半导体结构还包括多个导电线，设置在沟槽中，并位于支撑柱和导电柱上。每一导电线连接位于其下方的导电柱。
请参照图1a～图1c，其示出这样的一半导体结构。在所附附图中，为了便于理解，半导体结构被绘示成3-d垂直通道与非(nand)存储结构。
所述半导体结构包括一基板102。基板102可包括形成在其中和/或其上的结构和元件等等。例如，基板102可包括设置在其上的一埋层104。
所述半导体结构包括多个次阵列结构140，设置在基板102上。该些次阵列结构140通过多个沟槽150彼此分离。根据一些实施例，每一次阵列结构140可包括一堆叠108和穿过堆叠108的一或多个主动结构。虽然图1a～图1c绘示每一存储单元群包括二列的主动结构120的例子，实施例并不受限于此。堆叠108包括交替堆叠的多个导电层110和多个绝缘层116。在一些实施例中，每一导电层110包括二个高介电常数介电层112和设置在其间的一导电芯层114，如图1b所示。在这样的例子中，导电芯层114可由一金属材料形成。二个高介电常数介电层112可彼此连接。在一些其他的实施例中，每一导电层110可由单一层构成。在这样的例子中，导电芯层114可由掺杂多晶硅形成。在一些实施例中，堆叠108还包括一硬屏蔽层118，设置在导电层110和绝缘层116上。根据一些实施例，每一主动结构120可形成为柱状型态。在这样的例子中，每一主动结构120可包括一通道层122和设置在通道层122和堆叠108之间的一存储层124。在一些实施例中，每一主动结构120还包括一绝缘材料126，填充到由通道层122所形成的空间。在一些实施例中，每一次阵列结构140还包括一或多个导电接垫128，分别耦接到一或多个主动结构120。在一些实施例中，每一次阵列结构140还包括一层间介电层132，设置在堆叠108上。根据一些实施例，次阵列结构140可具有高深宽比。
所述半导体结构包括多个支撑柱152和多个导电柱153，设置在沟槽150中。每一沟槽150中的支撑柱152和导电柱153在沟槽150的一延伸方向(附图中的x方向)上交替配置。根据一些实施例，支撑柱152可由一绝缘材料形成，例如由一氧化物材料形成。根据一些实施例，每一导电柱153可包括一导电中央部分154和环绕导电中央部分154的一绝缘衬层156。所述半导体结构还包括多个导电线158，设置在沟槽150中，并位于支撑柱152和导电柱153上。每一导电线158连接位于其下方的导电柱153。在一些实施例中，导电线158和导电柱153是由相同的材料形成。
所述半导体结构包括多个存储单元130构成的一三维阵列。该些存储单元130包括多个存储单元群(附图中未加以指示)，分别设置在次阵列结构140中。更具体地说，设置在次阵列结构140的每一个中的存储单元群的存储单元130，能够通过堆叠108的导电层110和所述一或多个主动结构120之间的交点来定义。根据一些实施例，次阵列结构140的堆叠108的导电层110可配置成用于字线，次阵列结构140的导电接垫128可配置成用于位线，导电柱153和导电线158可配置成用于共同源极线。
现在说明根据实施例的一种半导体结构的制造方法。其包括下列步骤。首先，提供一起始结构。起始结构包括一基板和形成在基板上的一初步阵列结构。初步阵列结构包括一堆叠和穿过堆叠的多个主动结构。每一主动结构包括一通道层和形成在通道层和堆叠之间的一存储层。在配置成用于将初步阵列结构分离成多个次阵列结构的多个沟槽的多个预定沟槽位置形成多个支撑柱。每一预定沟槽位置中的支撑柱彼此分离。接着，在预定沟槽位置形成多个导电柱，使得每一预定沟槽位置中的导电柱和支撑柱在预定沟槽位置的一延伸方向上交替配置。在支撑柱和导电柱上形成多个导电线。
请参照图2a～图13c，其示出这样的一方法。为了便于理解，该方法被绘示成采用使用牺牲层的工艺来形成如图1a～图1c所示的半导体结构，其中所述牺牲层将在后续步骤中被导电层取代。以「b」和「c」所指示的附图分别为取自于由「a」所指示的附图中的b-b线和c-c线的剖面图。
如图2a～图2b所示，提供一基板102可包括形成在其中和/或其上的结构和元件等等。例如，基板102可包括设置在其上的一埋层104，如图2b所示。埋层104可由氧化物形成。在基板102上形成一堆叠208。堆叠208包括交替堆叠的多个牺牲层210和多个绝缘层216。牺牲层210可由氮化硅(sin)形成。绝缘层216可由氧化物形成。在一些实施例中，如图2a～图2b所示，堆叠208还包括一硬屏蔽层218，形成在牺牲层210和绝缘层216上，其用于补偿膜应力和避免堆叠倒塌或弯曲。
如图3a～图3b所示，形成穿过堆叠208的多个主动结构120。更具体地说，在一些实施例中，可形成穿过堆叠208的多个孔洞。可对应地在孔洞的侧壁上形成多个存储层124。存储层可具有多层结构，例如ono(氧化物/氮化物/氧化物)或onono(氧化物/氮化物/氧化物/氮化物/氧化物)等等。可对应地在存储层124上形成多个通道层122。通道层122也可形成在孔洞的底部上。通道层122可由多晶硅形成。可将一绝缘材料126填充到孔洞的剩余空间中。在一些实施例中，在孔洞中的绝缘材料126上形成多个导电接垫128。它们分别耦接到对应的主动结构120，特别是主动结构120的通道层122。接着，可在堆叠208和主动结构120上形成一层间介电层232。
如此一来，便形成所述「起始结构」。该起始结构包括一基板102和形成在基板102上的一初步阵列结构，其中初步阵列结构将在后续步骤中分离的包括多个次阵列结构140。初步阵列结构包括一堆叠208和穿过堆叠208的多个主动结构120。每一主动结构120包括一通道层122和形成在通道层122和堆叠208之间的一存储层124。在一些实施例中，初步阵列结构还包括多个导电接垫128，分别耦接到主动结构120。一些实施例中，初步阵列结构还包括一层间介电层232，形成在堆叠208上。
如图4a～图4b所示，在配置成用于将初步阵列结构分离成次阵列结构140的多个沟槽150的多个预定沟槽位置250形成多个第一开口272。如图5a～图5b所示，将一第一绝缘材料填充到第一开口272中。如果需要的话，可进行一平坦化工艺，例如一化学机械平坦化(chemical-mechanicalplanarization，cmp)工艺。第一绝缘材料是和用在牺牲层210的材料不同的材料。例如，第一绝缘材料可以是一氧化物材料，例如是由等离子体辅助工艺形成的一氧化物材料。如此一来，多个支撑柱252便形成在预定沟槽位置250，其中每一预定沟槽位置250中的支撑柱252彼此分离。
在形成支撑柱252之后，如图6a～图6c所示，在图5a～图5b的结构上形成一光刻胶层274。光刻胶层274包括多个孔洞276，对应到用于在预定沟槽位置250的剩余部分形成多个导电柱253(图12a～图12c)的多个第二开口278的形成。在一些实施例中，孔洞276暴露出部分的支撑柱252，以确保初步阵列结构在预定沟槽位置250中的部分将被完全移除。接着，如图7a～图7c所示，使用光刻胶层274，在预定沟槽位置250于支撑柱252之间形成所述多个第二开口278，例如是通过一刻蚀工艺。
在为了形成导电柱253而将一第一导电材料填充到第二开口278中之前，可使用第二开口278进行一以多个导电层110取代所述牺牲层210的工艺。如图8a～图8c所示，经由第二开口278第二开口移除牺牲层210，例如是通过使用热磷酸(h3po4)的一刻蚀工艺。如图9a～图9c所示，在绝缘层116的上侧和下侧形成多个高介电常数介电层212。例如，可在图8a～图8c的结构上以共形的方式形成一高介电常数介电材料，如图9a～图9c所示。该高介电常数介电材料可为氧化铝(al2o3)等等。接着，如图10a～图10c所示，将一第二导电材料填充到移除牺牲层210所产生的空间的剩余部分中。第二导电材料可以是钨(w)。如此一来，便形成如图1a～图1c所示的堆叠108。此外，并移除该高介电常数介电材料不需要的部分。
如图11a～图11c所示，可在第二开口278中使用一第二绝缘材料对应地形成多个绝缘衬层256。第二绝缘材料可以和用于形成支撑柱252的第一绝缘材料相同或不同。例如，第二绝缘材料可以是一氧化物材料。如图12a～图12c所示，将一第一导电材料填充到第二开口278中。如此一来，便形成导电柱253的导电中央部分254，其通过绝缘衬层256和导电层110隔绝。第一导电材料可以是钨(w)。从而，分别包括一绝缘衬层256和一导电中央部分254的导电柱253形成在预定沟槽位置250，使得每一预定沟槽位置250中的导电柱253和支撑柱252在预定沟槽位置250的一延伸方向(附图中的x方向)上交替配置。在一些实施例中，第一导电材料也用于在后续步骤形成多个导电线158。
如图13a～图13c所示，在支撑柱(252)和导电柱(253)上形成多个导电线158，例如是使用钨(w)。在一些实施例中，在支撑柱252的顶部部分形成多个导电连接层。因此，这些导电连接层和借此连接的导电柱253的顶部部分构成导电线158。支撑柱252和导电柱253的剩余部分即是如图1a～图1c所示的支撑柱152和导电柱153。在一些其他的实施例中，能够直接在支撑柱252和导电柱253上沉积多个导电线158。
之后，可进行其他典型用于制造半导体结构的工艺，像是后段(beol)工艺。例如，在beol工艺中，使用导电层110定义字线，使用导电接垫128定义位线，使用导电柱153和导电线158定义共同源极线，并通过字线和通道层122之间的交点来定义存储单元130。
在上述的方法中，由于形成支撑柱，且并未在工艺中直接形成长沟槽，因此能够提供机械性支撑给具有高深宽比的堆叠，从而能够避免该些堆叠的倾斜。再者，还能够避免由堆叠的倾斜所导致的在beol工艺中形成的接触件的位置偏差(dislocation)。虽然前述的例子是叙述使用3-d垂直通道nand存储结构和采用使用牺牲层的方法，实施例并不受限于此。在这里叙述的概念，能够应用到其他其中会形成具有高深宽比的堆叠的半导体结构的制造方法及通过该些方法所制造出的半导体结构。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。