半导体器件及其制备方法与流程

本发明涉及半导体制造技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术：

随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸(criticaldimension，简称cd)的需求，特别当特征尺寸减小到30nm以下时，现有的光刻工艺无法制备精细的图案，遏制了半导体技术的发展。

技术实现要素：

本发明的目的在于，提供一种半导体器件的制备方法，可以精确地制备小特征尺寸的图案。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：

提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；

在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；

在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；

在所述凹槽内填充一第二调整层；

去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；以及

同时将所述第一图案和第二图案转移到所述目标层。

进一步的，在所述半导体器件的制备方法中，在去除所述第一图案层的侧壁上的第一调整层的步骤和在同时将所述第一图案和第二图案转移到所述目标层的步骤之间，还包括：

在所述第一图案和第二图案上形成一第三图案；以及

去除所述第三图案暴露出的所述第一图案和第二图案。

进一步的，在所述半导体器件的制备方法中，所述第一图案为在第一方向延伸的条形结构，所述第二图案为在所述第一方向延伸的条形结构，所述第一图案和所述第二图案在第二方向依次间隔排列，所述第一方向和第二方向具有一锐角夹角，所述第三图案为在第二方向延伸的条形结构；或，所述第三图案包括多行排列的孔，所述孔在所述第一方向排列成多排，每排所述孔在所述第二方向依次排列，其中，奇数排的所述孔分别暴露出每个所述第一图案的部分上表面，偶数排的所述孔分别暴露出每个所述第二图案的部分上表面。

进一步的，在所述半导体器件的制备方法中，所述第一调整层的厚度小于所述第一图案的厚度。

进一步的，在所述半导体器件的制备方法中，所述第一调整层的厚度为5nm～30nm。

进一步的，在所述半导体器件的制备方法中，所述目标层和所述第一图案之间形成有一掩膜层。

进一步的，在所述半导体器件的制备方法中，所述第一图案为在第一方向延伸的条形结构，所述第二图案为在所述第一方向延伸的条形结构，所述第一图案和所述第二图案在第二方向依次间隔排列，所述第一方向和第二方向具有一锐角夹角。

进一步的，在所述半导体器件的制备方法中，所述锐角夹角的角度为5°～85°。

根据本发明的另一面，还提供一种半导体器件，包括：

一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；以及

在所述目标层上形成有多个第一图案和多个第二图案，一个所述第一图案位于一个所述第一区域上，所述第一图案和第二图案依次间隔排列，相邻的所述第一图案和第二图案之间形成有空隙。

进一步的，在所述半导体器件中，所述半导体结构器件还包括：

在所述第一图案和第二图案上形成有一第三图案，所述第三图案暴露出至少部分所述第一图案和第二图案，所述第三图案为在第二方向延伸的条形结构。

进一步的，在所述半导体器件中，所述半导体结构器件还包括：

在所述第一图案和第二图案上形成有一第三图案，所述第三图案暴露出至少部分所述第一图案和第二图案，所述第三图案包括多行排列的孔，所述孔在所述第一方向排列成多排，每排所述孔在所述第二方向依次排列，其中，奇数排的所述孔分别暴露出每个所述第一图案的部分上表面，偶数排的所述孔分别暴露出每个所述第二图案的部分上表面。

与现有技术相比，本发明提供的半导体器件及其制备方法具有以下优点：

在本发明提供的半导体器件及其制备方法中，在所述目标层上形成多个第一图案，当在所述第一图案上形成一第一调整层时，所述第一调整层在所述第二区域形成一凹槽，在所述凹槽内填充一第二调整层，所述第二调整层会遮挡所述底部的第一调整层，在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成空隙，所述空隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，将所述第一图案和第二图案转移到所述目标层后，所述目标层会形成目标图案以及目标空隙，所述目标空隙的特征尺寸小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸空隙的制备。

附图说明

图1为本发明一实施例的半导体器件的制备方法的流程图；

图2为本发明一实施例的目标层的俯视图；

图3为图2沿aa’线的剖面示意图；

图4为图2沿bb’线的剖面示意图；

图5为本发明一实施例中在目标层上制备第一图案层后沿aa’线的剖面示意图；

图6为本发明一实施例中在目标层上制备第一图案层后沿bb’线的剖面示意图；

图7为本发明一实施例中将第一图案层图形化为第一图案后沿aa’线的剖面示意图；

图8为本发明一实施例中将第一图案层图形化为第一图案后沿bb’线的剖面示意图；

图9为本发明一实施例中制备第一调整层和第二调整层后沿aa’线的剖面示意图；

图10为本发明一实施例中制备第一调整层和第二调整层后沿bb’线的剖面示意图；

图11为本发明一实施例中在凹槽中形成第二调整层后沿aa’线的剖面示意图；

图12为本发明一实施例中在凹槽中形成第二调整层后沿bb’线的剖面示意图；

图13为本发明一实施例中去除第一图案侧壁的第一调整层后的器件结构俯视图；

图14为图13沿aa’线的剖面示意图；

图15为图13沿bb’线的剖面示意图；

图16为本发明一实施例中形成第三图案层后的器件结构俯视图；

图17为图16沿aa’线的剖面示意图；

图18为图16沿bb’线的剖面示意图；

图19为本发明一实施例中第三图案层图形化为第三图案后的器件结构俯视图；

图20为图19沿aa’线的剖面示意图；

图21为图19沿bb’线的剖面示意图；

图22为本发明一实施例中去除第三图案暴露出的第一图案和第二图案后的器件结构俯视图；

图23为图22沿aa’线的剖面示意图；

图24为图22沿bb’线的剖面示意图；

图25为图22沿cc’线的剖面示意图；

图26为本发明一实施例中将第一图案和第二图案转移到目标层后的器件结构俯视图；

图27为图26沿aa’线的剖面示意图；

图28为图26沿bb’线的剖面示意图；

图29为本发明一实施例中填充隔离材料后的器件结构俯视图；

图30为图29沿aa’线的剖面示意图；

图31为图29沿bb’线的剖面示意图；

图32为本发明一实施例中半导体器件的俯视图；

图33为图32沿aa’线的剖面示意图；

图34为图32沿bb’线的剖面示意图；

图35为本发明另一实施例中半导体器件的俯视图；

图36为图35沿dd’线的剖面示意图；

图37为图35沿ee’线的剖面示意图；

图38为本发明另一实施例中去除第三图案暴露出的第一图案和第二图案后的器件结构俯视图；

图39为图38沿dd’线的剖面示意图；

图40为图38沿ee’线的剖面示意图；

图41为本发明另一实施例中将第一图案和第二图案转移到目标层后的器件结构俯视图；

图42为图41沿dd’线的剖面示意图；

图43为图41沿ee’线的剖面示意图；

图44为本发明一实施例中填充隔离材料后的器件结构俯视图；

图45为图44沿dd’线的剖面示意图；以及

图46为图44沿ee’线的剖面示意图。

其中，100为目标层；

10a为第一区域；

10b为第二区域；

101为浅沟槽；

102为浅沟槽隔离；

103为有源区；

110为掩膜层；

111为第一掩膜层；

112为第二掩膜层；

120为第一图案膜层；

121为第一图案膜层；

121’为第一图案；

122为第二图案膜层；

123为光阻图案；

130为第二图案；

131为第一调整层；

132为第二调整层；

133为凹槽；

134为空隙；

150为第三图案层；

150’为第三图案；

160为光阻图案；

x为第一方向；

y为第二方向；

α为锐角夹角；

201为浅沟槽；

202为浅沟槽隔离；

203为有源区；

251为孔；

250’为第三图案。

具体实施方式

下面将结合示意图对本发明的在半导体器件中形成图形的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种在半导体器件中形成图形的方法，如图1所示，包括：

步骤s11、提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；

步骤s12、在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；

步骤s13、在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；

步骤s14、在所述凹槽内填充一第二调整层；

步骤s15、去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；以及

步骤s16、同时将所述第一图案和第二图案转移到所述目标层。

在步骤s15中，去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成空隙，所述空隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，当在进行步骤s16时，将所述第一图案和第二图案转移到所述目标层后，所述目标层会形成目标图案以及目标空隙，所述目标空隙的特征尺寸小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸图案的制备。

进一步的，还提供一种半导体器件，包括：一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；在所述目标层上形成有多个第一图案和多个第二图案，一个所述第一图案位于一个所述第一区域上，所述第一图案和第二图案依次间隔排列，相邻的所述第一图案和第二图案之间形成有空隙。

下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

以下请参阅图2-图26具体说明本发明一实施例的半导体器件的制备方法。

首先，进行步骤s11，如图2至图4所示，提供一目标层100，所述目标层100具有多个第一区域10a以及第二区域10b，所述第一区域10a和第二区域10b依次间隔排列。在本实施例中，所述目标层100为衬底(substrate)，所述制备方法用于在所述衬底中制备浅沟槽(shallowtrench)。具体的，所述衬底的材料可以为硅、锗或绝缘体上硅的半导体衬底，当所述目标层100为其它功能层时，所述目标层100还可以选择其它材料，例如，所述目标层100还可以是电介质层或金属层等等。

然后，进行步骤s12，在所述目标层100上形成多个第一图案，每个所述第一图案分别位于一个所述第一区域10a上。具体的，在本实施例中，所述步骤s12包括子步骤s121～子步骤s121：

子步骤s121，如图5和图6所示，在所述目标层100上形成一掩膜层110，所述掩膜层110作为硬质掩膜层，所述掩膜层110的硬度为1hv～10hv。所述掩膜层110可以包括多层层叠的膜层，在图5和图6中，所述掩膜层110包括自下至上层叠的第一掩膜层111和第二掩膜层112，其中，所述第一掩膜层111与第二掩膜层112的刻蚀选择比大于等于5，所述第一掩膜层111与第二掩膜层112的硬度范围均为1hv～10hv。例如，所述第一掩膜层111的材料为氮化硅，所述第二掩膜层112的材料为碳；

子步骤s122，继续参考图5和图6，在所述掩膜层110上形成一第一图案膜层120。所述第一图案膜层120可以包括一层膜层或多层层叠的膜层，在图5和图6中，所述第一图案膜层120包括自下至上层叠的第一图案膜层121和第二图案膜层122，其中，所述第一图案膜层121与第二图案膜层122的刻蚀选择比大于等于5，例如，所述第一图案膜层121的材料为氧化硅，所述第二图案膜层122的材料为有机聚合物。在其它实施例中，所述第一图案膜层120包括依次间隔堆叠的多个第一图案膜层121和多个第二图案膜层122；

子步骤s123，继续参考图5和图6，在所述第一图案膜层120上形成一光阻图案123。以所述光阻图案123为掩膜，对所述第一图案膜层120进行刻蚀，在刻蚀过程中，所述第二图案膜层122会被消耗掉，如图7和图8所示，所述第一图案膜层121被图形化为多个第一图案121’，每个所述第一图案121分别位于一个所述第一区域10a上，相邻的所述第一图案121之间间隔一个所述第二区域10b。

由于受光刻工艺精确度的影响，相邻所述光阻图案123的间距k1(如图5所示)最小可以做到30nm左右，无法做到再小。对所述第一图案膜层120进行刻蚀后，所述光阻图案123的图案转移到所述第一图案膜层120中，形成第一图案121，相邻的所述第一图案121的间距也是k1，如果直接以所述第一图案121为掩膜对所述目标层100进行刻蚀，则所述目标层100中图案之间的间距(即在本实施例中为浅沟槽的宽度)也是k1，所述目标层100中浅沟槽的宽度无法进一步降低，制约半导体器件尺寸的持续减小。

为了减小所述目标层100中图案之间的间距，进行步骤s13，如图9和图10所示，在所述第一图案121’上形成一第一调整层131，所述第一调整层131覆盖所述第一图案121’的顶壁、侧壁以及所述目标层100的第二区域10b，并在所述第二区域10b形成一凹槽133。在本实施例中，所述第一调整层131覆盖暴露出的所述掩膜层110。较佳的，如图9所示，所述第一调整层131的厚度h1小于所述第一图案121’的厚度h2，可以保证能够所述第一调整层131在所述第二区域10b上形成所述凹槽133，并可以保证在后续的工艺中形成第二图案。所述第一调整层131的厚度h1优选为5nm～30nm，例如，8nm、10nm、15nm、20nm或25nm等等，可以通过调节所述第一调整层131的厚度，调节所述第一图案121’与第二图案的间距，从而可以调节所述目标层100中图案之间的间距(即在本实施例中为浅沟槽的宽度)。所述第一调整层131的材料一般可以为氧化硅、氮化硅或氮氧化硅等等，所述第一调整层131可以采用原子沉积(atomiclayerdeposition)工艺或等离子蒸气沉积(chemicalvapordeposition)工艺制备。

之后，进行步骤s14，在所述凹槽133内填充一第二调整层。具体的，包括以下步骤：如图9和图10所示，先形成一第二调整层132，所述第二调整层132覆盖所述第一调整层131；然后，如图11和图12所示，去除所述第一图案121’上方的第二调整层132，暴露出所述第一图案121’上方的第一调整层131，并留下所述凹槽133内的第二调整层132。其中，可以采用平坦化(如化学机械研磨)工艺或刻蚀(例如回刻)工艺去除所述第一图案121’上方的第二调整层132。所述第二调整层132的材料一般可以为氧化硅、氮化硅或氮氧化硅等等。

随后，进行步骤s15，如图13至图15所示，去除所述第一图案121’的侧壁上的第一调整层131，所述第二调整层132以及位于所述第二调整层132下方的第一调整层131形成第二图案130。如图11所示，由于所述第一图案121’的顶部和侧壁上的第一调整层131被暴露出来，所以，在所述步骤s15中，所述第一图案121’的顶部和侧壁上的第一调整层131都会被去除掉，只剩下位于所述第二调整层132下方的第一调整层131。可以采用刻蚀的工艺去除所述第一图案121’的侧壁上的第一调整层131，具体的，所述第一调整层131和所述第二调整层132的刻蚀选择比大于等于4，例如，当所述第一调整层131的材料为氧化硅时，所述第二调整层132的材料为氮化硅。在刻蚀过程中，对所述第一调整层131的刻蚀速率大于对所述第二调整层132的刻蚀速率，所述第一图案121’的顶部和侧壁上的第一调整层131都会被去除掉，剩下所述第二调整层132。位于所述第二调整层132下方的第一调整层131被所述第二调整层132遮挡，位于所述第二调整层132下方的第一调整层131被留下。较佳的，采用干法刻蚀工艺去除所述第一图案121’的侧壁上的第一调整层131，干法刻蚀工艺具有各向异性，可以避免位于所述第二调整层132下方的第一调整层131被过渡刻蚀。在此过程中，所述第二调整层132可能会被部分或全部去除。

所述第一图案121’和第二图案130的间距k2可以通过所述第一调整层131的厚度h1调节，一般的，所述第一调整层131的厚度h1越厚，相邻的所述第一图案121’和第二图案130的间距k2越大。所述第一图案121’和第二图案130的间距k2小于相邻的所述第一图案121的间距k1，如果以所述第一图案121’和第二图案130为掩膜刻蚀所述目标层100，则所述目标层100中图案之间的间距(即在本实施例中为浅沟槽的宽度)也是k2。

较佳的，为了节约工艺，在本实施例中，在所述步骤s15之后，如图16至图18所示，形成一第三图案层150，所述第三图案层150覆盖所述第一图案121’和第二图案130以及暴露出的所述掩膜层110，然后，在所述第三图案层150上形成光阻图案160；随后，进行刻蚀工艺，如图19至图21所示，将所述光阻图案160的图案转移到所述第三图案层150中形成所述第三图案150’。

如图19所示，所述第一图案121’为在第一方向x延伸的条形结构，所述第二图案130为在所述第一方向x延伸的条形结构，所述第一图案121’和所述第二图案130在第二方向y依次间隔排列，所述第三图案150’为在第二方向y延伸的条形结构，所述第一方向x和第二方向y具有一锐角夹角α，当后续以所述目标层100为衬底形成电容时，可以使得所述电容实现最密堆积。所述锐角夹角α的角度为5°～85°，例如10°、30°、50°或70°等等。

之后，如图22至图25所示，去除所述第三图案150’暴露出的所述第一图案121’和第二图案130，重新定义所述第一图案121’和第二图案130的图案形状，有利于通过一步刻蚀工艺在所述目标层100中刻蚀出需要的图案。

接着，进行步骤s16，如图26至图28所示，同时将所述第一图案121’和第二图案130转移到所述目标层100。具体的，以所述第一图案121’和第二图案130为掩膜，对所述掩膜层110和目标层100进行刻蚀，在刻蚀过程中，所述第二掩膜层112被消耗，所述第一掩膜层111被图形化，最终，通过一步刻蚀工艺在所述目标层100中形成浅沟槽101(即目标空隙)。其中，所述浅沟槽101的深度为800nm～1600nm，以控制晶体管隔离程度。所述浅沟槽101的宽度等于所述第一图案121’和第二图案130的间距k2，所述浅沟槽101的宽度k2小于相邻的所述第一图案121的间距k1，即，所述浅沟槽101(即目标空隙)的宽度k2小于光刻工艺的最小线宽。

在步骤s16之后，可以对所述目标层100进行致密化处理(densification)工艺，处致密化处理工艺的强反应性气体可以包括臭氧、一氧化碳等等；处致密化处理工艺还可以使用高能光线进行激化，高能光线可以为紫外光(uv)或激光(laser)等等；处致密化处理工艺还可以包括800℃～1200℃的热制程退火(thermalprocessannealing)处理过程。

接着，如图29至图31所示，在所述浅沟槽101内填充隔离材料形成浅沟槽隔离102，所述隔离材料的相对介电常数小于等于3，例如氧化硅，以用于隔离浅沟槽漏电以及减轻电耦合(coupling)。所述浅沟槽隔离102之间的所述目标层100作为有源区(activearea)103。在形成所述浅沟槽隔离102和有源区103(即目标图案)之后，还可以再进行一次致密化处理。

如图32至图34所示，本发明提供一种半导体器件1，所述半导体器件1可以采用上述制备方法中的部分步骤制备得到。所述半导体器件1包括一目标层100以及位于所述目标层100上的多个第一图案121’和多个第二图案130，所述目标层100具有多个第一区域10a以及第二区域10b，所述第一区域10a和第二区域10b依次间隔排列，一个所述第一图案121’位于一个所述第一区域10a上，一个所述第二图案130位于一个所述第二区域10b上，所述第一图案121’和第二图案130依次间隔排列，相邻的所述第一图案10a和第二图案130之间形成有空隙134，所述空隙134的宽度为k2，小于光刻工艺的最小线宽。

其中，所述第二图案130可以包括自下至上层叠的第一调整层131和第二调整层132，所述第一调整层131的厚度与所述空隙134的宽度k2相关，一般的，所述第一调整层131的厚度越大，所述空隙134的宽度k2越大。

在本实施例中，所述半导体器件1还包括一第三图案150’，所述第三图案150’位于所述第一图案121’和第二图案130上，所述第三图案150’暴露出至少部分所述第一图案121’和第二图案130。

如图32所示，所述第一图案121’为在第一方向x延伸的条形结构，所述第二图案130为在所述第一方向x延伸的条形结构，所述第一图案121’和所述第二图案130在第二方向y依次间隔排列，所述第三图案150’为在第二方向y延伸的条形结构，所述第一方向x和第二方向y具有一锐角夹角α，当后续以所述目标层100为衬底形成电容时，可以使得所述电容实现最密堆积。所述锐角夹角α的角度为5°～85°，例如10°、30°、50°或70°等等。

如图35至图37所示，在本发明的另一实施例的所述半导体器件2中，所述第三图案250’包括多行排列的孔251。如图35所示，所述第一图案121’为在第一方向x延伸的条形结构，所述第二图案130为在所述第一方向x延伸的条形结构，所述第一图案121’和所述第二图案130在第二方向y依次间隔排列，所述第一方向x和第二方向y具有一锐角夹角α，当后续以所述目标层100为衬底形成电容时，可以使得所述电容实现最密堆积。所述锐角夹角α的角度为5°～85°，例如10°、30°、50°或70°等等。

所述第三图案250’包括多行排列的孔251，所述孔251在所述第一方向x排列成多排，每排所述孔251在所述第二方向y依次排列，其中，奇数排的所述孔251分别暴露出每个所述第一图案121’的部分上表面，偶数排的所述孔251分别暴露出每个所述第二图案130的部分上表面。

在本发明的另一实施例的制备方法中，如图38至图40所示，以所述半导体器件2为基础，去除所述第三图案250’暴露出的所述第一图案121’和第二图案130，重新定义所述第一图案121’和第二图案130的图案形状，有利于通过一步刻蚀工艺在所述目标层100中刻蚀出需要的图案。

接着，进行步骤s16，如图41至图43所示，同时将所述第一图案121’和第二图案130转移到所述目标层100。具体的，以所述第一图案121’和第二图案130为掩膜，对所述掩膜层110和目标层100进行刻蚀，在刻蚀过程中，所述第二掩膜层112被消耗，所述第一掩膜层111被图形化，最终，通过一步刻蚀工艺在所述目标层100中形成浅沟槽201。其中，所述浅沟槽201的深度为800nm～1600nm，以控制晶体管隔离程度。所述浅沟槽201的宽度等于所述第一图案121’和第二图案130的间距k2，所述浅沟槽201的宽度k2小于相邻的所述第一图案121的间距k1，即，所述浅沟槽201的宽度k2小于光刻工艺的最小线宽。

在步骤s16之后，可以对所述目标层100进行致密化处理(densification)工艺，处致密化处理工艺的强反应性气体可以包括臭氧、一氧化碳等等；处致密化处理工艺还可以使用高能光线进行激化，高能光线可以为紫外光(uv)或激光(laser)等等；处致密化处理工艺还可以包括800℃～1200℃的热制程退火(thermalprocessannealing)处理过程。

接着，如图44至图46所示，在所述浅沟槽201内填充隔离材料形成浅沟槽隔离202，所述隔离材料的相对介电常数小于等于3，例如氧化硅，以用于隔离浅沟槽漏电以及减轻电耦合(coupling)。所述浅沟槽隔离202之间的所述目标层100作为有源区(activearea)203。在形成所述浅沟槽隔离202和有源区203之后，还可以再进行一次致密化处理。

在本发明的上述实施例中，以在衬底中制备浅沟槽为例进行说明，在其它实施例中，所述制备方法还可以用于制备在其它膜层中图案，其具体实施步骤与思路和本发明的上述实施例相似，在本发明实施例的启示下，这一应用的延伸对本领域普通技术人员而言是易于理解和实现的，在此不再赘述。

综上，本发明提供一种半导体器件的制备方法包括：提供一目标层，所述目标层具有多个第一区域以及第二区域，所述第一区域和第二区域依次间隔排列；在所述目标层上形成多个第一图案，所述第一图案位于所述第一区域上；在所述第一图案上形成一第一调整层，所述第一调整层覆盖所述第一图案的顶壁、侧壁以及所述目标层的第二区域，并在所述第二区域形成一凹槽；在所述凹槽内填充一第二调整层；去除所述第一图案的侧壁上的第一调整层，所述第二调整层以及位于所述第二调整层下方的第一调整层形成第二图案；同时将所述第一图案和第二图案转移到所述目标层。

当在所述第一图案上形成一第一调整层时，所述第一调整层在所述第二区域形成一凹槽，在所述凹槽内填充一第二调整层，所述第二调整层会遮挡所述底部的第一调整层，在去除所述第一图案的侧壁上的第一调整层后，在所述第一图案和第二图案之间形成空隙，所述空隙的宽度小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，将所述第一图案和第二图案转移到所述目标层后，所述目标层会形成目标图案以及目标空隙，所述目标空隙的特征尺寸小于所述第一图案之间的距离(即所述第二区域的特征尺寸)，有利于实现小尺寸空隙的制备。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。