一种电力电子器件的扇出型封装结构及封装方法与流程

本发明涉及封装技术领域，具体涉及一种电力电子器件的扇出型封装结构及封装方法。

背景技术：

随着半导体制造工艺的进步，对电力电子设备容量增大的需求以及对电力电子器件的性能和功率要求也越来越高,由此产生了耐高压、大功率的电力电子器件。大功率电力电子器件具有耐压高、电流大、开关频率高、动态压降小等优越性能，越来越多地被应用到各类大中功率电力变换装置中，成为现代电力电子技术的主导器件。

大功率电力电子器件也在致力于高可靠性、高效率和低功耗，其中，大功率电力电子器件低功耗的方向之一是减少由于芯片封装所带来的开关损耗。对于大功率电力电子器件，目前采用的封装方法包括双侧引脚扁平封装(dualflatpackage，dfp)、双列直插式封装(dualin-linepackage，dip)或者四侧引脚扁平封装(quadflatpackagewithbumper，bqfp)等，并采用传统的引线键合方式，即使用细金属线，利用热、压力、超声波能量为使金属引线与基板焊盘紧密焊合，实现芯片与基板间的电气互连和芯片间的信息互通。

但是随着大功率电力电子器件芯片耐压和功率增大，要求引脚间所能承受的耐压越来越高，采用传统封装方法的大功率电力电子器件，在高开关频率下其集成参数较大，所带来的功耗问题也越来越显著。此外，芯片产生的热量很难从封装结构中传导出去，其散热问题也亟待解决。

技术实现要素：

有鉴于此，本发明实施例提供一种电力电子器件的扇出型封装结构及封装方法，以解决现有技术中大功率电力电子器件在高开关频率下的损耗和散热问题。

一方面，本发明实施例提供了一种电力电子器件的扇出型封装结构，包括：

芯片载体和芯片，芯片的背面与芯片载体的表面键合，芯片的正面具有至少两个电极和位于该电极上的导电柱；

芯片通过塑封工艺形成有塑封层，塑封层的表面与导电柱的表面平齐；

塑封层的表面上依次形成有介质层和再布线层，介质层和再布线层的表面平齐，再布线层与导电柱直接接触。

可选地，芯片的背面与芯片载体的表面键合的方式包括共晶焊、烧结银或高导热胶涂覆。

可选地，芯片载体包括金属载体、陶瓷载体和高导热复合载体。

可选地，芯片为平面型电力电子器件。

另一方面，本发明实施例提供了一种电力电子器件的扇出型封装方法，包括：

提供一芯片载体和多个芯片，每个芯片的正面具有至少两个电极，在每个电极上制作一个导电柱；

将每个芯片的背面与芯片载体键合，在芯片载体上形成芯片阵列；

通过塑封工艺对芯片进行塑封，形成的塑封层的表面与导电柱的表面平齐；

在塑封层的表面上依次形成介质层和再布线层，介质层和再布线层的表面平齐，再布线层与导电柱直接接触；

切割以形成多个无引线的扇出型封装结构。

可选地，通过塑封工艺对芯片进行塑封，形成的塑封层的表面与导电柱的表面平齐，包括：

通过塑封工艺对芯片进行塑封，固化后形成的塑封层覆盖芯片及芯片上的导电柱；

通过减薄工艺，对塑封层的上表面进行减薄，减薄至露出导电柱。

可选地，在塑封层的表面上依次形成介质层和再布线层，包括：

在塑封层上形成介质层，对介质层刻蚀开孔，以露出导电柱和至少部分塑封层；

在露出的导电柱和至少部分塑封层上形成再布线层。

可选地，芯片的背面与所述芯片载体键合，包括：

芯片的背面通过共晶焊、烧结银或高导热胶涂覆与芯片载体键合。

可选地，芯片载体包括金属载体、陶瓷载体和高导热复合载体。

可选地，芯片为平面型电力电子器件。

本发明实施例提供的电力电子器件的扇出型封装结构及封装方法，通过提供一芯片载体和多个芯片，每个芯片的背面与芯片载体键合，在芯片载体上形成芯片阵列；每个芯片的正面具有至少两个电极，在每个电极上制作一个导电柱；通过塑封工艺对芯片进行塑封，形成的塑封层的表面与导电柱的表面平齐；在塑封层的表面上依次形成介质层和再布线层，介质层和再布线层的表面平齐，再布线层与导电柱直接接触；切割以形成多个无引线的扇出型封装结构。采用上述技术方法，形成一种无引线的电力电子器件的扇出型封装结构，该封装结构可以直接贴合在电路基板上，露出的芯片电极与基板焊盘连接以实现该封装结构与电路基板的电气互连，因此降低了封装结构的功率损耗，尤其是对于大功率电力电子器件来说，本发明提供的无引线的电力电子器件的扇出型封装方法降低了大功率电力电子器件在高开关频率下的损耗问题；此外，本发明提供的扇出型封装结构中，芯片载体有利于将芯片产生的热量传导出去，而且封装结构的电极直接与电路基板的焊盘连接，使得芯片产生的热量通过焊盘传导出去，解决了封装结构的散热问题。

附图说明

图1为本发明实施例提供的一种电力电子器件的扇出型封装方法的工艺流程图；

图2a为本发明实施例提供的电力电子器件的扇出型封装方法中制作导电柱的剖面结构示意图；

图2b为本发明实施例提供的电力电子器件的扇出型封装方法中芯片载体的俯视示意图；

图2c为图2b沿虚线a-a'的剖面结构示意图；

图2d为本发明实施例提供的电力电子器件的扇出型封装方法中形成塑封层的剖面结构示意图；

图2e为本发明实施例提供的电力电子器件的扇出型封装方法中减薄塑封层的剖面结构示意图；

图2f为本发明实施例提供的电力电子器件的扇出型封装方法中涂敷介质层的剖面结构示意图；

图2g为本发明实施例提供的电力电子器件的扇出型封装方法中介质层开孔的剖面结构示意图；

图2h为本发明实施例提供的电力电子器件的扇出型封装方法中形成再布线层的剖面结构示意图；

图2i为本发明实施例提供的电力电子器件的扇出型封装方法中切割工艺后的剖面结构示意图；

图3为本发明实施例提供的一种电力电子器件的扇出型封装结构的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部。

图1为本发明实施例提供的一种电力电子器件的扇出型封装方法的工艺流程图。如图1所示，本实施例提供的电力电子器件的扇出型封装方法包括：

s110、提供一芯片载体和多个芯片，每个芯片的正面具有至少两个电极，在每个电极上制作一个导电柱。

s120、将每个芯片的背面与芯片载体键合，在芯片载体上形成芯片阵列。

s130、通过塑封工艺对芯片进行塑封，形成的塑封层的表面与导电柱的表面平齐。

s140、在塑封层的表面上依次形成介质层和再布线层，介质层和再布线层的表面平齐，再布线层与导电柱直接接触。

s140、切割以形成多个无引线的扇出型封装结构。

本发明实施例提供的电力电子器件的扇出型封装方法，实现了电力电子器件的无引线封装，使得封装结构可以直接贴合在电路基板上，露出的芯片电极与基板焊盘连接以实现该封装结构与电路基板的电气互连，从而降低了封装结构的功率损耗，尤其是对于大功率电力电子器件来说，本实施例提供的无引线的扇出型封装方法降低了大功率电力电子器件在高开关频率下的损耗问题，本实施例提供的封装方法中，芯片载体有利于将芯片产生的热量传导出去，而且封装结构的电极直接与电路基板的焊盘连接，使得芯片产生的热量通过焊盘传导出去，解决了封装结构的散热问题。

图2a至图2i为依据本发明实施例提供的电力电子器件的扇出型封装方法的各个工艺步骤中所形成的结构示意图。下面结合图2a至图2i来具体阐述本发明实施例提供的电力电子器件的扇出封装方法。

首先，提供一芯片载体210和多个芯片220，每个芯片220的正面具有至少两个电极221，本实施例以每个芯片220具有三个电极221为例进行说明，在每个电极221上制作一个导电柱230，如图2a所示，图2a为本发明实施例提供的电力电子器件的扇出型封装方法中制作导电柱的剖面结构示意图，导电柱230形成在电极221上，与电极221电连接，用于防止后续进行减薄塑封层工艺时可能对电极221造成的损伤。可选地，导电柱为铜柱，铜柱具有较高的导电性，能够将电极引出，实现电极与外部焊盘或者其他结构的电连接。

每个芯片220的背面与芯片载体210键合，并在芯片载体上形成芯片阵列，如图2b所示，图2b为本发明实施例提供的电力电子器件的扇出型封装方法中芯片载体的俯视示意图。本发明实施例提供的扇出型封装方法可以对多个芯片进行封装，可以在芯片载体上键合形成芯片阵列，按照本实施例提供的芯片封装方法封装完成后对该芯片阵列进行切割以形成单个的扇出型封装结构。本发明以下实施例以两颗芯片的封装过程为例进行说明。

图2c为图2b沿虚线a-a'的剖面结构示意图。如图2c所示，芯片220的背面与芯片载体210键合，芯片220的正面具有三个电极221和位于每个电极221上的导电柱230。

可选地，芯片220的背面通过共晶焊、烧结银或高导热胶涂覆与芯片载体210键合。共晶焊是指在相对较低的温度下共晶焊料发生共晶物熔合的现象，共晶合金直接从固态变到液态，而不经过塑性阶段，以实现芯片与芯片载体的键合连接。烧结银是指通过烧结银浆实现芯片与芯片载体的键合连接。或者可以通过涂覆高导热胶实现芯片与芯片载体的键合连接。图2c中240可以为共晶焊料、烧结银浆或者高导热胶，还可以是其他可以实现芯片与芯片载体键合连接的材料。

可选地，芯片载体包括金属载体、陶瓷载体和高导热复合载体。金属载体具有较高的导热率，可以将芯片产生的热量快速地传导出去，其材料可以是铜或者钼。芯片载体还可以是其他导热率高的材料，例如陶瓷载体和高导热复合载体，也能够将芯片产生的热量快速地传导出去，解决现有技术的散热问题。

可选地，本实施例中的芯片为平面型电力电子器件，平面型电力电子器件的电极在同一平面上。本实施例提供的扇出型封装方法可以应用于第三代半导体材料，例如碳化硅基和氮化镓基功率电力电子器件，其本身具有耐高压、耐大电流的优点，采用本实施例提供的扇出型封装方法后，同时具有高开关频率下损耗低以及散热好的优点。

图2d为本发明实施例提供的电力电子器件的扇出型封装方法中形成塑封层的剖面结构示意图，如图2d所示，通过塑封工艺对芯片220进行塑封，形成塑封层250，固化后形成的塑封层250厚度高于导电柱230的高度。

塑封是以塑料代替金属、玻璃或者陶瓷包封电子元件的一种技术，塑封工艺可以减低芯片封装的制造成本，节约贵金属和合金，又能减轻封装结构的重量。常用的塑封材料包括环氧类塑封材料和硅酮类塑封材料，环氧类塑封材料的硬度高，耐磨性好，耐高压；硅酮类塑封材料的热稳定性好，可靠性高，本实施例中的塑封材料可以采用上述两者之一。

图2e为本发明实施例提供的电力电子器件的扇出型封装方法中减薄塑封层的剖面结构示意图，如图2e所示，通过减薄工艺，对塑封层250的上表面进行减薄，减薄至露出电极221上的导电柱230，导电柱230可以防止减薄时对电极221的损伤。

图2f为本发明实施例提供的电力电子器件的扇出型封装方法中涂敷介质层的剖面结构示意图，如图2f所示，在减薄后的塑封层250上形成介质层260。

图2g为本发明实施例提供的电力电子器件的扇出型封装方法中介质层开孔的剖面结构示意图。如图2g所示，对介质层260刻蚀开孔，以露出导电柱230和至少部分塑封层。

图2h为本发明实施例提供的电力电子器件的扇出型封装方法中形成再布线层的剖面结构示意图，如图2h所示，通过电镀工艺，在芯片220上制作再布线层270，再布线层270与导电柱230直接接触。再布线层270和介质层260的表面平齐，使得封装结构表面平整，便于贴合。

图2i为本发明实施例提供的电力电子器件的扇出型封装方法中切割工艺后的剖面结构示意图，切割以形成多个无引线的扇出型封装结构200。可选地，每个扇出型封装结构200内可以包含一个芯片220，即将芯片阵列切割成具有单颗芯片的封装结构；或者，每个扇出型封装结构200内可以包含多个芯片220，即根据实际需求将芯片阵列切割成具有多颗芯片的封装结构。

至此，完成电力电子器件的封装，形成无引线的扇出型封装结构，可以将该封装结构直接贴合在电路基板上，露出的再布线层直接与基板焊盘连接，因此降低了封装结构的功率损耗，尤其是对于大功率电力电子器件来说，降低了其在高开关频率下的损耗问题；此外，本发明提供的封装结构中，芯片载体有利于将芯片产生的热量传导出去，而且封装结构的再布线层直接与电路基板的焊盘连接，使得芯片产生的热量通过焊盘传导出去，解决了封装结构的散热问题。

图3为本发明实施例提供的一种电力电子器件的扇出型封装结构的示意图，本实施例提供的封装结构按照上述封装方法封装而成，该封装结构包括：

芯片载体310和芯片320，芯片320的背面与芯片载体310的表面键合，芯片321的正面具有至少两个电极321和位于该电极上的导电柱330；

芯片320通过塑封工艺形成有塑封层350，塑封层350的表面与导电柱330的表面平齐；

塑封层350的表面上依次形成有介质层360和再布线层370，介质层360和再布线层370的表面平齐，再布线层370与导电柱330直接接触。

可选地，芯片320的背面与芯片载体310的表面键合的方式包括共晶焊、烧结银或高导热胶涂覆。

可选地，芯片载体310包括金属载体、陶瓷载体和高导热复合载体。

可选地，芯片320为平面型电力电子器件。

上述封装结构可执行本发明任意实施例所提供的方法，该封装结构具有与上述芯片的封装方法相同的有益效果，该封装结构为无引线的封装结构，可以直接贴合在电路基板上，露出的芯片电极与基板焊盘连接以实现该封装结构与电路基板的电气互连，因此降低了封装结构的功率损耗，尤其是对于大功率电力电子器件来说，降低了大功率电力电子芯片在高开关频率下的损耗问题；此外，本发明提供的扇出型封装结构中，芯片载体有利于将芯片产生的热量传导出去，而且封装结构的芯片电极直接与电路基板的焊盘连接，使得芯片产生的热量通过焊盘传导出去，解决了封装结构的散热问题。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。