本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面mosfet器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有的集成电路制造具有更好的兼容性。
但是，现有技术半导体结构的电学性能有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区、以及位于所述器件区两侧的隔离区，所述衬底上形成有分立的鳍部；在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；形成所述隔离结构后，刻蚀所述隔离区的鳍部；刻蚀所述隔离区的鳍部后，形成横跨所述器件区鳍部的栅极结构，所述栅极结构还覆盖所述器件区鳍部的部分侧壁和顶部表面。
可选的，在所述衬底上形成隔离结构的步骤包括：在所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部顶部；对所述隔离材料层进行平坦化处理，去除高于所述鳍部顶部的隔离材料层，形成隔离膜；回刻部分厚度的所述隔离膜，剩余隔离膜作为隔离结构。
可选的，回刻部分厚度的所述隔离膜的步骤中，采用气态氢氟酸刻蚀部分厚度的所述隔离膜。
可选的，提供衬底和鳍部的步骤包括：提供初始基底；刻蚀所述初始基底，形成衬底以及位于所述衬底上分立的初始鳍部；形成横跨所述初始鳍部的多个图形层，所述图形层覆盖所述初始鳍部的部分侧壁和顶部表面，所述图形层还覆盖所述衬底表面；以所述图形层为掩膜，刻蚀所述初始鳍部，将每一根初始鳍部分割成多个鳍部；去除所述图形层。
可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀量占所述鳍部高度的比例大于或等于1/3。
可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀部分厚度的所述隔离区鳍部，形成伪鳍部。
可选的，刻蚀部分厚度的所述隔离区鳍部的步骤中，刻蚀量为所述鳍部高度的1/3至3/2。
可选的，刻蚀所述隔离区的鳍部的步骤中，刻蚀去除所述隔离区的鳍部。
可选的，刻蚀所述隔离区的鳍部后，在所述隔离区的隔离结构内形成凹槽。
可选的，形成横跨所述器件区鳍部的栅极结构的步骤中，所述栅极结构还形成于所述凹槽内。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括器件区、以及位于所述器件区两侧的隔离区；鳍部，位于所述器件区的衬底上；隔离结构，位于所述衬底上，所述隔离结构的顶部低于所述鳍部的顶部；其中，露出于所述隔离结构的鳍部的高度相同。
可选的，所述半导体结构还包括：伪鳍部，位于所述隔离区的衬底上，所述伪鳍部的顶部低于所述隔离结构的顶部。
与现有技术相比，本发明的技术方案具有以下优点：
在形成隔离结构之后刻蚀隔离区的鳍部，相比先刻蚀隔离区的鳍部再形成隔离结构的方案，本发明在形成所述隔离结构的过程中，所述器件区鳍部两侧的环境相同，因此可以避免出现负载效应(loadingeffect)，从而避免出现所述器件区鳍部两侧的隔离结构高度不一致的问题，也就是说，通过本发明所述方案，使露出于所述隔离结构的器件区鳍部的高度相同，进而有利于提高所形成半导体结构的电学性能。
可选方案中，在形成所述隔离结构之前，刻蚀初始鳍部，将每一根所述初始鳍部分割成多个鳍部；相应的，形成所述隔离结构的步骤中，所述隔离结构填充于所述鳍部之间，因此通过所述技术方案，可以避免对所述隔离结构的绝缘效果产生不良影响。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图16是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，半导体结构的电学性能有待提高。结合一种半导体结构的形成方法分析其原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10，所述衬底10包括器件区i、以及位于所述器件区i两侧的隔离区ii，所述衬底10上形成有分立的鳍部(未标示)。
具体地，所述器件区i的鳍部为第一鳍部11，所述隔离区ii的鳍部为第二鳍部12。所述鳍部顶部形成有鳍部掩膜层20，所述鳍部掩膜层20用于作为形成所述衬底10和鳍部的刻蚀掩膜。
参考图2，刻蚀部分厚度的所述第二鳍部12，形成伪鳍部13。
参考图3，在所述衬底10上形成隔离材料层35，所述隔离材料层35覆盖所述鳍部掩膜层20顶部。
参考图4，去除高于所述鳍部掩膜层20顶部的隔离材料层35(如图3所示)，形成隔离膜31。
参考图5，回刻(etchback)部分厚度的所述隔离膜31(如图4所示)，剩余隔离膜31作为隔离结构30。
但是，所述伪鳍部13的顶部低于所述第一鳍部11，因此与所述伪鳍部13相邻的第一鳍部11两侧的环境不同，在回刻部分厚度的所述隔离膜31的工艺过程中，容易出现负载效应，导致对靠近所述伪鳍部13一侧的隔离膜31的刻蚀速率小于对相邻第一鳍部11之间隔离膜31的刻蚀速率，从而导致与所述伪鳍部13相邻的第一鳍部11两侧的隔离结构30具有高度不一致的问题，即所述第一鳍部11两侧的隔离结构30具有高度差h(如图5所示)，进而导致所形成半导体结构的电学性能较差。
为了解决所述技术问题，本发明在形成隔离结构之后刻蚀隔离区的鳍部，相比先刻蚀隔离区的鳍部再形成隔离结构的方案，本发明在形成所述隔离结构的过程中，所述器件区鳍部两侧的环境相同，因此可以避免出现负载效应，从而避免出现所述器件区鳍部两侧的隔离结构高度不一致的问题，也就是说，通过本发明所述方案，使露出于所述隔离结构的器件区鳍部的高度相同，进而有利于提高所形成半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图6至图9，图6和图8是立体图(仅示意出两个鳍部)，图7是图6沿aa1割线的剖面结构示意图，图9是图8沿bb1割线的剖面结构示意图，提供衬底100，所述衬底100包括器件区i(如图7所示)、以及位于所述器件区i两侧的隔离区ii(如图7所示)，所述衬底100上形成有分立的鳍部(未标示)。
所述器件区i用于形成半导体器件，所述隔离区ii用于形成隔离结构。
具体地，所述器件区i的鳍部为第一鳍部110(如图9所示)，所述隔离区ii的鳍部为第二鳍部120(如图9所示)。
所述衬底100为形成鳍式场效应晶体管提供工艺平台，所述第一鳍部110用于提供鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，采用了鳍后切(cutlast)工艺，所述第二鳍部120为待刻蚀鳍部，所述第二鳍部120用于在刻蚀形成所述第一鳍部110的过程中降低刻蚀负载效应(etchloadingeffect)，从而提高所述第一鳍部110形貌质量。
具体地，提供衬底100和鳍部的步骤包括：提供初始基底(图未示)；刻蚀所述初始基底，形成衬底100以及位于所述衬底100上分立的初始鳍部150(如图6所示)；形成横跨所述初始鳍部150的多个图形层(图未示)，所述图形层覆盖所述初始鳍部150的部分侧壁和顶部表面，所述图形层还覆盖所述衬底100表面；以所述图形层为掩膜，刻蚀所述初始鳍部150，将每一根初始鳍部150分割成多个鳍部；去除所述图形层。
在其他实施例中，根据实际工艺需求，还可以不对所述初始鳍部进行刻蚀工艺。也就是说，提供衬底和鳍部的步骤包括：提供初始基底(图未示)；刻蚀所述初始基底，形成衬底以及位于所述衬底上分立的鳍部。
本实施例中，提供初始基底后，刻蚀所述初始基底之前，所述形成方法还包括：在所述初始基底上形成图形化的鳍部掩膜层200(如图6所示)。
具体地，形成所述鳍部掩膜层200的步骤包括：在所述初始基底上形成掩膜材料层；在所述掩膜材料层上形成图形化的核心层(core)；形成保形覆盖所述核心层和掩膜材料层的侧墙膜；去除位于所述核心层顶部和掩膜材料层顶部的侧墙膜，保留位于所述核心层侧壁的侧墙膜作为所述鳍部掩膜层200。
所述鳍部掩膜层200的材料为氮化硅，在刻蚀所述初始基底的步骤中，以所述鳍部掩膜层200为掩膜进行刻蚀。
需要说明的是，形成所述鳍部后，保留位于所述鳍部顶部的鳍部掩膜层200，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
还需要说明的是，在所述初始基底上形成掩膜材料层之前，还包括：在所述初始基底上形成缓冲材料层(图未示)；以所述鳍部掩膜层200为掩膜刻蚀所述初始基底的步骤中，还刻蚀所述缓冲材料层，形成缓冲层(图未示)。
所述缓冲材料层用于在形成所述掩膜材料层时提供缓冲作用，避免直接在所述初始基底上形成所述掩膜材料层时产生位错的问题。本实施例中，所述缓冲材料层的材料为氧化硅，相应的，所述缓冲层的材料为氧化硅。
此外，本实施例中，以所述第一鳍部110的数量为2个，位于所述器件区i一侧的第二鳍部120数量为1个，位于所述器件区i另一侧的第二鳍部120数量为一个为例进行说明。但所述第一鳍部110的数量不仅限于2个，位于所述器件区i一侧的第二鳍部120数量不仅限于1个，位于所述器件区i另一侧的第二鳍部120数量也不仅限于1个。
结合参考图10至图12，在所述衬底100上形成隔离结构300(如图12所示)，所述隔离结构300的顶部低于所述鳍部(未标示)的顶部。
具体地，所述隔离结构300覆盖所述第一鳍部110和第二鳍部120的部分侧壁。
所述隔离结构300作为半导体器件的隔离结构，用于对相邻器件起到隔离作用，还用于对相邻鳍部起到隔离作用。本实施例中，所述隔离结构300的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，在所述衬底100上形成隔离结构300的步骤包括：在所述衬底100上形成隔离材料层355(如图10所示)，所述隔离材料层355覆盖所述鳍部顶部；对所述隔离材料层355进行平坦化处理，去除高于所述鳍部顶部的隔离材料层355，形成隔离膜350(如图11所示)；回刻部分厚度的所述隔离膜350，剩余隔离膜350作为隔离结构300。
为了提高形成所述隔离材料层355的工艺的填孔(gap-filling)能力，从而使所形成隔离材料层355的致密性较好，本实施例中，通过流动性化学气相沉积工艺(flowablechemicalvapordeposition，fcvd))形成所述隔离材料层355。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺(harpcvd)形成所述隔离材料层。
需要说明的是，本实施例中，所述鳍部顶部形成有鳍部掩膜层200，因此在所述衬底100上形成隔离材料层355的步骤中，所述隔离材料层355覆盖所述鳍部掩膜层200顶部。相应的，对所述隔离材料层355进行平坦化处理的步骤中，去除高于所述鳍部掩膜层200顶部的隔离材料层355。
具体地，所述平坦化处理所采用的工艺为化学机械研磨工艺。
本实施例中，回刻部分厚度的所述隔离膜350的步骤中，采用气态氢氟酸刻蚀部分厚度的所述隔离膜350。
本实施例中，在回刻部分厚度的所述隔离膜350后，去除所述鳍部掩膜层200和缓冲层(图未示)，露出所述鳍部顶部。
还需要说明的是，在形成所述隔离结构300后，所述第一鳍部110两侧的隔离结构300高度相等。由于负载效应，所述第二鳍部120远离所述第一鳍部110一侧的隔离结构300高度大于靠近所述第一鳍部110一侧的隔离结构300，但所述第二鳍部120为待刻蚀鳍部，所述第二鳍部120不用于形成鳍式场效应晶体管，因此所述第二鳍部120两侧隔离结构300的高度差对半导体结构的电学性能的影响较小。
其中，沿垂直于鳍部延伸方向上，当所述第二鳍部120的数量为多个时，仅最远离所述器件区i的第二鳍部120两侧的隔离结构300具有高度差。
此外，在形成所述隔离结构300之前，刻蚀所述初始鳍部150(如图6所示)，将每一根所述初始鳍部150分割成多个鳍部；相应的，形成所述隔离结构300的步骤中，所述隔离结构300填充于所述鳍部之间，因此通过采用先刻蚀所述初始鳍部150再形成所述隔离结构300的方案，可以避免对所述隔离结构300的绝缘效果产生不良影响。
参考图13，形成所述隔离结构300后，刻蚀所述隔离区ii的鳍部(未标示)。
具体地，刻蚀所述第二鳍部120。本实施例中，采用了鳍后切(cutlast)工艺，因此形成所述隔离结构300后，还需刻蚀所述第二鳍部120。
具体地，刻蚀所述第二鳍部120的步骤包括：形成所述隔离结构300后，形成覆盖所述器件区i的光刻胶层210；以所述光刻胶层210为掩膜，刻蚀所述第二鳍部120；去除所述光刻胶层210。
需要说明的是，为了避免所述光刻胶层210直接与所述第一鳍部110相接触，从而避免对所述第一鳍部110的质量产生不良影响，在形成所述光刻胶层210之前，形成覆盖所述第一鳍部110表面的牺牲氧化层(图未示)，去除所述光刻胶层210之后，还去除所述牺牲氧化层。本实施例中，所述牺牲氧化层的材料为氧化硅。
本实施例中，刻蚀所述第二鳍部120的工艺为湿法刻蚀工艺。所述第二鳍部120的材料为硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氧化氨(nh4oh)或四甲基氢氧化氨(tmah)溶液。通过采用湿法刻蚀工艺的方式，从而可以减少对所述光刻胶层210的损耗，有利于提高刻蚀效果。
在其他实施例中，还可以采用干法刻蚀工艺刻蚀所述第二鳍部。
所述第二鳍部120为非有效鳍部，通过刻蚀所述第二鳍部120，从而实现所述隔离结构300的绝缘效果，防止在所述隔离区ii形成鳍式场效应晶体管。
需要说明的是，为了避免对所述隔离结构300的绝缘效果产生不良影响，且为了防止在所述隔离区ii形成鳍式场效应晶体管，对所述第二鳍部120的刻蚀量不宜过少。为此，本实施例中，刻蚀所述第二鳍部120的步骤中，刻蚀量占所述第二鳍部120高度的比例大于或等于1/3。
本实施例中，为了降低刻蚀所述第二鳍部120的工艺难度，在刻蚀所述第二鳍部120的步骤中，刻蚀部分厚度的所述第二鳍部120。在其他实施例中，刻蚀所述第二鳍部的步骤中，刻蚀去除所述第二鳍部，也就是说，完全去除所述第二鳍部。
本实施例中，为了降低刻蚀工艺难度，刻蚀量为所述第二鳍部120高度的1/3至3/2，刻蚀后剩余第二鳍部120作为伪鳍部130。
因此，本实施例中，刻蚀所述第二鳍部120后，在所述隔离区ii的隔离结构300内形成凹槽131。
结合参考图14和图15，刻蚀所述隔离区300的鳍部(未标示)后，形成横跨所述器件区i鳍部的栅极结构400(如图15所示)，所述栅极结构400还覆盖所述器件区i鳍部的部分侧壁和顶部表面。
所述栅极结构400用于控制所形成鳍式场效应晶体管沟道的开启和截断。具体地，所述栅极结构400横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分侧壁和顶部表面。
本实施例中，所述栅极结构400为伪栅结构(dummygate)，所述栅极结构400为后续形成鳍式场效应晶体管的金属栅极结构占据空间位置。在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述栅极结构400为叠层结构。所述栅极结构400包括伪氧化层410(如图15所示)以及位于所述伪氧化层410上的伪栅层420(如图15所示)。其中，所述伪栅层420的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层410的材料为氧化硅或氮氧化硅。在一个具体实施例中，所述伪栅层420的材料为多晶硅，所述伪氧化层410的材料为氧化硅。
在其他实施例中，所述栅极结构还可以为单层结构，所述栅极结构仅包括伪栅层。
本实施例中，采用热氧化工艺形成所述伪氧化层410。具体地，所述热氧化法的工艺为原位蒸汽生成氧化(in-situstreamgeneration，issg)工艺。
需要说明的是，在所述原位蒸汽生成氧化工艺的步骤中，反应气体仅与硅材料发生反应，因此所述伪氧化层410通过消耗所述第一鳍部110和所述伪鳍部130形成，所述伪氧化层410形成于所述第一鳍部110表面和所述伪鳍部130顶部表面。
具体地，形成所述栅极结构400的步骤包括：在所述第一鳍部110表面和所述伪鳍部130顶部表面形成伪氧化层410；形成覆盖所述伪氧化层410的伪栅材料层，所述伪栅材料层还覆盖所述隔离结构300顶部；对所述伪栅材料层进行平坦化处理，剩余伪栅材料层作为伪栅膜；对所述伪栅膜进行图形化工艺，形成伪栅层420。
因此，本实施例中，所述伪栅层420不仅覆盖所述第一鳍部110的部分侧壁和顶部表面，还位于所述伪鳍部130的部分顶部表面，且还位于所述隔离结构300的部分顶部表面。
本发明在形成隔离结构300之后刻蚀所述第二鳍部120，相比先刻蚀第二鳍部再形成隔离结构的方案，本发明在形成所述隔离结构300的过程中，所述第一鳍部110两侧的环境相同，因此可以避免出现负载效应，从而避免出现所述第一鳍部110两侧的隔离结构300高度不一致的问题，也就是说，通过本发明所述方案，使露出于所述隔离结构300的第一鳍部110的高度相同，进而有利于提高所形成半导体结构的电学性能。
参考图16，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。
所述半导体结构包括：衬底1000，所述衬底1000包括器件区i、以及位于所述器件区i两侧的隔离区ii；鳍部1100，位于所述器件区i的衬底1000上；隔离结构3000，位于所述衬底1000上，所述隔离结构3000的顶部低于所述鳍部1100的顶部；其中，露出于所述隔离结构3000的鳍部1100的高度相同。
所述衬底1000为形成鳍式场效应晶体管提供工艺平台。具体地，所述器件区i用于形成半导体器件，所述鳍部1100用于提供鳍式场效应晶体管的沟道。
本实施例中，采用了鳍后切(cutlast)工艺，从而可以在刻蚀形成所述鳍部1100的过程中降低刻蚀负载效应(etchloadingeffect)，进而提高所述鳍部1100形貌质量。
因此，本实施例中，所述半导体结构还包括：伪鳍部1300，位于所述隔离区ii的衬底1000上，所述伪鳍部1300的顶部低于所述隔离结构3000的顶部。
所述伪鳍部1300通过在形成所述隔离结构3000后，刻蚀所述隔离区ii的鳍部1100的方式所形成。
相应的，在形成所述隔离结构3000的过程中，所述器件区i鳍部1100两侧的环境相同，从而可以避免出现负载效应；所以，在本发明所述半导体结构中，露出于所述隔离结构3000的鳍部1100的高度相同，即所述器件区i鳍部1100两侧的隔离结构3000的高度相同，相比鳍部两侧的隔离结构高度不一致的半导体结构，本发明所述半导体结构的电学性能较好。
需要说明的是，本实施例中，以所述器件区i鳍部1100的数量为2个，位于所述器件区i一侧的伪鳍部1300数量为1个，位于所述器件区i另一侧的伪鳍部1300数量为一个为例进行说明。但所述器件区i鳍部1100的数量不仅限于2个，位于所述器件区i一侧的伪鳍部1300数量不仅限于1个，位于所述器件区i另一侧的伪鳍部1300数量也不仅限于1个。
还需要说明的是，所述半导体结构还包括：栅极结构4000，横跨所述器件区i的鳍部1100，所述栅极结构4000还覆盖所述器件区i鳍部1100的部分侧壁和顶部表面。
本实施例中，所述栅极结构4000为伪栅结构(dummygate)，所述栅极结构4000为形成鳍式场效应晶体管的金属栅极结构占据空间位置。在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述栅极结构4000为叠层结构。所述栅极结构4000包括伪氧化层4100以及位于所述伪氧化层4100上的伪栅层4200。其中，所述伪栅层4200的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层4100的材料为氧化硅或氮氧化硅。在一个具体实施例中，所述伪栅层4200的材料为多晶硅，所述伪氧化层4100的材料为氧化硅。
在其他实施例中，所述栅极结构还可以为单层结构，所述栅极结构仅包括伪栅层。
本实施例中，所述伪氧化层4100位于所述鳍部1100表面和所述伪鳍部1300的顶部表面，所述伪栅层4200不仅覆盖所述鳍部1100的部分侧壁和顶部表面，还位于所述伪鳍部1300的部分顶部表面，且还位于所述隔离结构3000的部分顶部表面。
本发明所述半导体结构采用前述形成方法所形成，对本发明所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。