半导体器件的制作方法

本构思涉及半导体器件。

背景技术：

虽然电子产品的尺寸已经逐渐减小，但对高容量数据处理保持持续的需求。因此，存在对于电子产品中使用的半导体器件的增加的集成度的需求。为了提高半导体器件的集成度，代替具有现有技术的平面晶体管结构，已经开发了具有垂直晶体管结构的半导体器件。

技术实现要素：

本发明构思的一方面可以提供一种半导体器件，该半导体器件以沟道层的下部分中的断开现象被解决并且沟道层的厚度减小这样的方式包括具有改善的性能的晶体管并配置有存储单元串。

根据一方面，本公开针对一种半导体器件，该半导体器件包括：栅电极和层间绝缘层，交替地层叠在基板上；沟道层，穿过栅电极和层间绝缘层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层，其中沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且具有关于基板的顶表面倾斜的面，其中第二区在栅电介质层下面延伸。

根据另一方面，本公开针对一种半导体器件，该半导体器件包括：导电层和层间绝缘层，交替地层叠在基板上；沟道层，穿过导电层和层间绝缘层以在垂直于基板的方向上延伸；以及栅电介质层，设置在导电层和沟道层之间，其中沟道层的至少一部分包括具有在朝向基板的方向上变窄的宽度的多个斜面。

根据另一方面，本公开针对一种制造半导体器件的方法，该方法包括：在基板上交替地层叠层间绝缘层和牺牲层；形成穿过层间绝缘层和牺牲层的沟道孔以在基板上至少形成第一凹陷区；在基板的第一凹陷区上形成外延层；形成覆盖沟道孔的侧壁和外延层的顶表面的栅电介质层；在栅电介质层上形成牺牲间隔物层；利用牺牲间隔物层去除设置在外延层的顶表面上的栅电介质层的一部分；在牺牲间隔物层被去除时，在外延层的上部分中至少形成第二凹陷区，该第二凹陷区具有多个斜面并且在栅电介质层下面延伸；以及在栅电介质层上形成沟道层以允许第二凹陷区被填充。

附图说明

通过结合附图的以下详细说明，所公开的实施方式的以上及其他方面、特征和其他优点将被更加清楚地理解，在附图中：

图1是根据一示例实施方式的半导体器件的示意性框图；

图2是根据一示例实施方式的半导体器件的存储单元阵列的等效电路图；

图3是示出根据一示例实施方式的半导体器件的存储单元串的结构的示意性透视图；

图4和5是示出根据一示例实施方式的沟道层的截面图，相应于图3中的区域‘a’的区域在其中被示出；

图6a和6b是示出根据一示例实施方式的栅电介质层的截面图，相应于图3中的区域‘b’的区域在其中被示出；

图7至18是示出根据一示例实施方式的制造半导体器件的方法的示意图；

图19是示出根据一示例实施方式的半导体器件的存储单元串的结构的示意性透视图；

图20和21是示出根据一示例实施方式的外延层的截面图，相应于图19中的区域‘c’的区域在其中被示出；

图22至26是示出根据一示例实施方式的制造半导体器件的方法的示意图；

图27是根据一示例实施方式的半导体器件的示意性透视图；

图28至29是示出根据一示例实施方式的制造半导体器件的方法的示意图；

图30是根据一示例实施方式的半导体器件的示意性透视图；

图31是包括根据一示例实施方式的半导体器件的存储器件的框图；

图32是包括根据一示例实施方式的半导体器件的电子器件的框图；以及

图33是示出包括根据一示例实施方式的半导体器件的电子系统的框图。

具体实施方式

在下文，将参照附图描述实施方式如下。在示例实施方式的描述中，在描述晶面和晶向的符号中使用米勒指数。

如这里使用的，被描述为“电连接”的对象被配置为使得电信号可以从一个对象传递到另一对象。因此，物理地连接到无源电绝缘部件(例如，印刷电路板的半固化层、连接两个器件的电绝缘粘合剂、电绝缘底部填充层或者电绝缘模制层等等)的无源导电部件(例如，导线、焊垫、内部电线等等)不电连接到该部件。此外，“直接电连接”到彼此的对象例如通过一个或更多个无源元件诸如导线、焊垫、内部电线、贯穿通路等等而电连接。因而，直接电连接的部件不包括通过有源元件诸如晶体管或者二极管电连接的部件。直接电连接的元件可以被直接物理地连接和直接电连接。

将理解，当一元件被称为“连接到”或“联接到”另一元件、“与”另一元件“接触”或者“在”另一元件“上”时，它可以直接连接到或直接联接到所述另一元件、与所述另一元件直接接触或者直接在所述另一元件上，或者可以存在居间元件。相反，当元件被称为“直接连接到”、“直接联接到”另一元件、“直接与”另一元件“接触”或者“直接在”另一元件“上”时，不存在居间元件。用于描述元件之间的关系的其他的词应该以相似的方式解释(例如，“在......之间”和“直接在......之间”、“相邻”和“直接相邻”等等)。然而，术语“接触”当在此使用时是指直接接触(即，触碰)，除非上下文另有指示。

如在此使用的诸如“相同”、“相等”、“平面”或者“共面”的术语当指的是取向、布局、位置、形状、尺寸、量或者其他计量时，不一定意味着精确相同的取向、布局、位置、形状、尺寸、量或者其他计量，而是旨在包括在可能例如由于制造工艺而发生的允许误差内的接近相同的取向、布局、位置、形状、尺寸、量或者其他计量。术语“基本上”可以在此使用以强调这种含义，除非上下文或者其他陈述另外地表示。例如，被描述为“基本上相同”、“基本上相等”或者“基本上平坦”的对象可以精确地相同、相等或者平坦，或者可以在例如由于制造工艺而发生的允许误差内相同、相等或者平坦。

图1是根据一示例实施方式的半导体器件的示意性框图。

参照图1，根据一示例实施方式的半导体器件10可以包括存储单元阵列20、驱动电路30、读/写电路40以及控制电路50。

存储单元阵列20可以包括多个存储单元，并且所述多个存储单元可以被布置为多个行和多个列。包括在存储单元阵列20中的所述多个存储单元可以通过字线(wl)、公共源线(csl)、串选择线(ssl)、地选择线(gsl)等等而连接到驱动电路30，并且可以通过位线(bl)连接到读/写电路40。根据一示例实施方式，所述多个存储单元的每个可以连接到一条wl和一条bl。布置在相同行中的存储单元可以连接到相同的wl，而布置在相同列中的存储单元可以连接到相同的bl。

包括在存储单元阵列20中的所述多个存储单元可以被分成多个存储块。每个存储块可以包括多条wl、多条ssl、多条gsl、多条bl和至少一条csl。

驱动电路30和读/写电路40可以由控制电路50负责。根据一示例实施方式，驱动电路30可以从外部源接收地址信息并且接收指令以解码所接收的地址信息，驱动电路30可以选择连接到存储单元阵列20的wl、csl、ssl和gsl的至少一部分。驱动电路30可以包括对应于wl、ssl和csl的每个的驱动电路。

读/写电路40可以根据由控制电路50接收的命令而选择连接到存储单元阵列20的bl的至少一个部分。读/写电路40可以读取存储在连接到bl的所述至少一个被选择部分的存储单元中的数据，或者可以在连接到bl的所述至少一个被选择部分的存储单元中记录或者存储数据。为了执行包括上述那些的操作，读/写电路40可以包括电路，诸如页缓冲器、输入/输出缓冲器、数据锁存器等等。

控制电路50可以响应于从外部源传送的控制信号ctrl而控制驱动电路30和读/写电路40的操作。在读取存储在存储单元阵列20中的数据的情况下，控制电路50可以控制驱动电路30的操作，以允许读取操作所需的电压被供给到连接到存储数据的存储单元的wl从而读取所存储的数据。在读取操作所需的电压被供给到特定wl的情况下，控制电路50可以控制读/写电路40以允许读/写电路40读取存储在连接到接收用于读取操作的电压的所述特定wl的存储单元中的数据。

在其中数据被写入存储单元阵列20中的实施方式中，控制电路50可以控制驱动电路30的操作，以允许写入操作所需的电压被供给到连接到存储单元的wl从而向存储单元写入数据。在写入操作所需的电压被供给到特定wl的实施方式中，控制电路50可以控制读/写电路40以允许数据被写入连接到接收写入操作所需的电压的所述特定wl的存储单元中。

图2是根据一示例实施方式的半导体器件的示范性存储单元阵列的等效电路图。

图2示出包括在具有垂直结构的半导体器件诸如例如半导体器件100中的存储单元阵列的三维结构。参照图2，根据示例实施方式的存储单元阵列可以包括多个存储单元串。所述多个存储单元串的每个包含串联连接的n个存储单元晶体管mc1至mcn、连接到串联连接的存储单元晶体管mc1至mcn的相反两端的地选择晶体管(gst)和串选择晶体管(sst)。

串联连接的n个存储单元晶体管mc1至mcn可以分别连接到n条wlwl1至wln以选择存储单元晶体管mc1至mcn中的至少一部分。

gst的栅极端子可以连接到gsl，而源极端子可以连接到csl。同时，sst的栅极端子可以连接到ssl，而源极端子可以连接到存储单元晶体管mcn的漏极端子。例如，图2示出其中单个gst和两个sst连接到串联连接的n个存储单元晶体管mc1至mcn的结构。然而，或者，多个gst或者多个sst可以连接到串联连接的n个存储单元晶体管mc1至mcn。或者，单个gst和单个sst可以连接到串联连接的n个存储单元晶体管mc1至mcn。

sst的漏极端子可以连接到m条bl1至blm。在信号通过ssl被施加到sst的栅极端子的情况下，通过bl1至blm施加的信号可以被传输到串联连接的n个存储单元晶体管mc1至mcn，从而可以开始进行数据读取操作或者数据写入操作。

图3是示出根据一示例实施方式的半导体器件的存储单元串的结构的示意性透视图。图4是示出根据一示例实施方式的沟道层的截面图，并且对应于图3中的区域‘a’的区域在其中示出。

参照图3和4，半导体器件100可以包括基板101、在垂直于基板101的顶表面的方向上延伸的沟道孔ch、设置在沟道孔ch中的沟道层150、以及沿着沟道孔ch的侧壁层叠的层间绝缘层120和栅电极130。此外，半导体器件100可以还包括设置在沟道层150和基板101之间的外延层140、设置在沟道层150和栅电极130之间的栅电介质层160、设置在栅电极130之间的基板101中的杂质区105、设置在杂质区105上的导电层107、以及设置在沟道层150的上部分中的导电焊盘190。

在半导体器件100中，可以基于单个沟道层150形成单个存储单元串。半导体器件100可以包括在x方向和y方向上设置为列和行的多个存储单元串。

基板101可以包括在x方向和y方向上延伸的顶表面。基板101可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体、或者ii-vi族化合物半导体。例如，iv族半导体可以包括硅(si)、锗(ge)或者硅锗(sige)。基板101可以被提供为体晶片或者外延层。

栅电极130(例如，栅电极131、132、133、134、135、136、137和138)以及层间绝缘层120(例如，层间绝缘层121、122、123、124、125、126、127、128和129)可以交替地层叠在基板101上。例如，层间绝缘层129可以层叠在栅电极138上，栅电极138可以层叠在层间绝缘层128上，层间绝缘层128可以层叠在栅电极137上，栅电极137可以层叠在层间绝缘层127上，等等。

栅电极130(例如，栅电极131至138)可以设置为在z方向上彼此间隔开，沿着各自的沟道层150的侧表面从基板101层叠。参照图2，各自的栅电极130可以提供为gst、存储单元晶体管mc1至mcn以及sst的栅极。栅电极130可以延伸以形成wl1至wln。

图3示出其中设置存储单元晶体管mc1至mcn的五个栅电极132至136的示例。在一些实施方式中，五个栅电极132至136可以对应于五个存储单元晶体管mc1至mc5。然而，实施方式不限于此。形成存储单元晶体管mc1至mcn的栅电极130的数目可以取决于半导体器件100的容量而被确定，并且可以改变。例如，形成存储单元晶体管mc1至mcn的栅电极130的数目可以是30或更多。在一些实施方式中，例如，30个栅电极130可以形成30个存储单元晶体管mc1至mc30。

gst的栅电极131可以在y方向上延伸以形成gsl。为了操作gst，预定的杂质可以被掺杂在栅电极131下面的基板101中。sst的栅电极137和138可以在y方向上延伸以形成ssl。此外，栅电极130的一部分可以被提供为虚设栅电极。例如，邻近于gst的栅电极131的栅电极130(例如，栅电极132)或者邻近于sst的栅电极137和138设置的栅电极130(例如，栅电极135或者栅电极136)可以被提供为虚设栅电极。

栅电极130可以包括金属，诸如钨(w)。此外，扩散障碍物170可以设置为基本上围绕栅电极130。例如，扩散障碍物170可以包括钨氮化物(wn)、钽氮化物(tan)和钛氮化物(tin)中的至少一种。在一示例实施方式中，栅电极130可以包括多晶硅或者金属硅化物材料。例如，金属硅化物材料可以被提供为包括从钴(co)、镍(ni)、铪(hf)、铂(pt)、w和钛(ti)中选择的金属的硅化物材料。

层间绝缘层120(例如，层间绝缘层121至129)可以交替地设置在栅电极130之间。例如，层间绝缘层129可以层叠在栅电极138上，栅电极138可以层叠在层间绝缘层128上，层间绝缘层128可以层叠在栅电极137上，栅电极137可以层叠在层间绝缘层127上，等等。以与栅电极130的方式相同的方式，层间绝缘层120可以设置为在z方向上彼此间隔开并且在y方向上延伸。层间绝缘层120可以包括绝缘材料，诸如硅氧化物或者硅氮化物。

栅电介质层160可以设置在栅电极130和沟道层150之间。如图4所示，栅电介质层160的底部分可以包括l形截面。例如，栅电介质层160的底部分可以相对于栅电介质层160的其他部分以一角度形成。虽然图4示出栅电介质层160的以锐角形成的底部分，但栅电介质层160的底部分可以相对于栅电介质层160的其他部分以钝角或者直角形成。栅电介质层160可以包括依次层叠在沟道层150上的隧穿层162、电荷存储层164和阻挡层166。例如，隧穿层162可以形成在沟道层150的外表面上，电荷存储层164可以形成在隧穿层162的外表面上，阻挡层166可以形成在电荷存储层164的外表面上。在该示例实施方式中的栅电介质层160可以以全部的隧穿层162、电荷存储层164和阻挡层166可以沿着沟道层150在垂直方向(例如，z方向)上延伸这样的方式设置。配置栅电介质层160的层的厚度不限于在示例实施方式中示出的厚度，而是可以各种各样地改变。

隧穿层162可以允许电荷(例如，电子)利用fowler-nordheim(f-n)机制隧穿到电荷存储层164。例如，隧穿层162可以包括硅氧化物。电荷存储层164可以被提供为电荷俘获层或者浮置栅极导电层。例如，电荷存储层164可以包括包含量子点或者纳米晶体的绝缘层。在这种情况下，量子点或者纳米晶体可以包括导电材料，诸如金属或者半导体的微粒。例如，电荷存储层164可以被提供为包含硅氮化物的电荷俘获层。

阻挡层166可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、高k电介质材料或其组合。高k电介质材料可以被提供为以下之一：铝氧化物(al2o3)、钽氧化物(ta2o3)、二氧化钛(tio2)、钇氧化物(y2o3)、二氧化锆(zro2)、硅酸锆(zrsixoy)、铪氧化物(hfo2)、硅酸铪(hfsixoy)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、镧铪氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和镨氧化物(pr2o3)。

沟道层150可以穿过栅电极130和层间绝缘层120以在基本上垂直于基板101的顶表面的方向(例如，z方向)上延伸。此外，随着沟道孔ch的高宽比(高宽比表示开口的高度与开口的宽度之比)增加，沟道层150可以具有其宽度在朝向基板101的方向上减小的形式。例如，在z方向上，沟道层150的宽度在更靠近基板101的部分中更小并且在更远离基板101的部分中更宽。沟道层150可以被设置为在x方向和y方向上彼此间隔开。然而，根据一示例实施方式，沟道层150的阵列可以改变。例如，沟道层150的阵列可以在至少一个方向上设置为z字形。此外，在导电层107的相反侧上彼此邻近地设置的沟道层150的阵列可以是对称的，如在示例实施方式中所示出的，但是该构思不限于此。

沟道层150可以包括半导体材料，诸如多晶硅和单晶硅。此外，半导体材料可以提供为非掺杂材料或者包括p型或者n型杂质的材料。

每个沟道层150可以包括具有管形并且在垂直于基板101的顶表面的方向(例如，z方向)上延伸的垂直提供部分150a以及连接到垂直提供部分的下部分或者端部的连接部分150b。在一些实施方式中，连接部分150b可以跨过管形的垂直提供部分150a的底部延伸。沟道层150的内部可以用第一绝缘层182填充。

连接部分150b可以包括在栅电介质层160的底部分下面延伸的第一面pl1以及在与第一面pl1的方向不同的方向上关于基板101的顶表面以特定角度α倾斜的第二面pl2。连接部分150b可以包括多个第二面pl2，同时第二面pl2可以彼此相交以形成指向设置在其下方的基板的尖锐形状。换言之，由于第二面pl2的角度α，连接部分150b可以具有随着连接部分150b在朝向设置在其下方的基板的方向上延伸而变窄的宽度。在一些实施方式中，倾斜的第二面pl2的每个具有在朝向基板的方向上变窄的宽度。

连接部分150b的第一面pl1和第二面pl2可以在栅电介质层160的底部分下面相交。此外，第一面pl1可以提供为在该处连接部分150b与栅电介质层160的底表面的一部分接触的界面，并且可以形成在与栅电介质层160的底表面相同的面上。在一些实施方式中，阻挡层166的底表面可以邻近于第一面pl1并且面对第一面pl1。

例如，在基板101被提供为(100)硅基板的情况下，连接部分150b的第二面pl2与基板101的顶表面之间的角度α可以基本上与金刚石晶体结构的(100)晶面与(111)晶面之间的角度相同。

外延层140可以设置在沟道层150和基板101之间，并且可以与沟道层150和基板101接触。例如，外延层140可以与沟道层150的连接部分150b接触。在一些实施方式中，外延层140可以设置在沟道层150和栅电介质层160下面。沟道层150可以通过外延层140电连接到基板101。外延层140可以设置在基板101的凹陷区r1上。外延层140可以填充凹陷区r1，并且可以在基板101的顶表面上方延伸。例如，外延层140的顶表面可以高于设置在栅电极130的底部分中的栅电极131的顶表面，并且可以低于栅电极132的底表面。外延层140的顶表面可以包括具有凸出的中心部分的斜面，该斜面随着靠近基板101而变窄成为点，并且在外延层140中形成圆锥形或者棱锥形凹陷。

外延层140的上部分可以包括与沟道层150的连接部分150b接触的凹陷区r2。连接部分150b的第二面pl2可以被提供为在该处外延层140与沟道层150接触的界面。在制造工艺中，连接部分150b的形式可以由形成在外延层140的上部分中的凹陷区r2的形式确定。例如，连接部分150b的形状可以是形成在外延层140的上部分中的凹陷区r2的形状的负形状或者反形状。

即使沟道孔ch的高宽比增加，沟道层150也可以通过外延层140可靠地电连接到基板101并且gst的性能可以变得均匀。外延层140可以被提供为利用选择性外延生长(seg)工艺形成的半导体材料层。外延层140可以包括si、ge或者sige，并且可以是未掺杂的或者用杂质掺杂。

外延绝缘层169可以设置在外延层140和栅电极131之间。外延绝缘层169可以作为gst的栅绝缘层。外延绝缘层169可以提供为以外延层140的一部分被氧化这样的方式形成的氧化物。例如，外延绝缘层169可以提供为sio2。

在存储单元串的上部分中，导电垫190可以设置为覆盖第一绝缘层182的顶表面以被电连接到沟道层150。例如，导电垫190可以包括掺杂多晶硅。导电垫190可以作为sst(见图2)的漏极区。导电垫190可以通过接触插塞电连接到bl。

在存储单元串的底部分中，可以设置布置在x方向的杂质区105。杂质区105可以邻近于基板101的顶表面在y方向上延伸，并且可以设置为在x方向上以预定间隔彼此间隔开。例如，杂质区105可以设置在基板101中，并且杂质区105的顶表面可以在与基板101的顶表面相同的水平处。杂质区105可以作为gst(见图2)的源极区。

导电层107可以设置在杂质区105上，并且导电层107可以设置为在y方向上沿着杂质区105延伸。例如，导电层107可以在y方向上与杂质区105一致地延伸。导电层107可以包括导电材料。例如，导电层107可以包括w、铝(al)或者铜(cu)。导电层107可以通过第二绝缘层184与栅电极130电隔离，第二绝缘层184可以将导电层107与栅电极130绝缘。

图5是示出根据一示例实施方式的沟道层的截面图，并且相应于图3中的区域‘a’的区域在其中被示出。图5示出其中图4中示出的沟道层的连接部分的形式被改变的结构。

参照图5，每个沟道层150'可以包括具有管形并且在垂直于基板101的顶表面的方向(例如，z方向)上延伸的垂直提供部分150a以及连接到垂直提供部分150a的下部分或者端部的连接部分150b'。在一些实施方式中，连接部分150b'可以跨过管形的垂直提供部分150a的底部延伸。沟道层150'的内部可以用第一绝缘层182填充。

连接部分150b'可以包括在栅电介质层160的底部分下面延伸的第一面pl1以及关于基板101的顶表面以特定角度α倾斜的第二面pl2。连接部分150b'可以还包括将第一面pl1连接到第二面pl2的第三面pl3。在一些实施方式中，第一面pl1可以平行于或者基本上平行于基板101的顶表面。

连接部分150b'可以包括多个第二面pl2，同时第二面pl2可以彼此相交以形成指向设置在其下方的基板的尖锐形状。例如，所述多个第二面pl2可以形成有小面的(faceted)圆锥或者棱锥形状。

连接部分150b'的第一面pl1和第三面pl3可以在栅电介质层160下面相交。此外，第二面pl2和第三面pl3也可以在栅电介质层160下面相交。

第一面pl1可以提供为在该处连接部分150b'与栅电介质层160的底表面的一部分接触的界面，并且可以形成在与栅电介质层160的底表面相同的面上。在一些实施方式中，阻挡层166的底表面可以邻近于第一面pl1并且面对第一面pl1。

例如，在基板101被提供为(100)硅基板的情况下，连接部分150b'的第二面pl2和基板101的顶表面之间的角度α可以基本上与金刚石晶体结构的(100)晶面和(111)晶面之间的角度相同。

图6a和6b是示出根据示例实施方式的栅电介质层的截面图，相应于图3中的区域‘b’的区域在其中被示出。

参照图6a，存储单元串的栅电极133、扩散障碍物170、栅电介质层160a、沟道层150和第一绝缘层182被示出。栅电介质层160a可以具有其中隧穿层162、电荷存储层164以及阻挡层166a1和166a2被依次层叠在沟道层150上的结构。例如，隧穿层162可以层叠在沟道层150上，电荷存储层164可以层叠在隧穿层162上，阻挡层166a1可以层叠在电荷存储层164上，阻挡层166a2可以层叠在阻挡层166a1上。配置栅电介质层160的层的厚度不限于在示例实施方式中示出的厚度，而是可以不同地改变。

以不同于图4和5中的示例实施方式的方式，对于栅电介质层160a来说，可以包括两层阻挡层166a1和166a2。例如，第一阻挡层166a1可以以与沟道层150相同的方式垂直地延伸，第二阻挡层166a2可以设置为基本上围绕栅电极133和扩散障碍物170。例如，第二阻挡层166a2可以包括具有比第一阻挡层166a1的介电常数高的介电常数的材料。

参照图6b，存储单元串的栅电极133、扩散障碍物170、栅电介质层160b、沟道层150和第一绝缘层182被示出。栅电介质层160b可以具有其中隧穿层162b、电荷存储层164b以及阻挡层166b被依次层叠在沟道层150上的结构。以不同于图4和5中的示例实施方式的方式，示例实施方式中的栅电介质层160b可以以全部的隧穿层162b、电荷存储层164b和阻挡层166b可以基本上围绕栅电极133和扩散障碍物170这样的方式设置。

图7至18是示出根据示例实施方式的制造半导体器件的方法的主要操作的示意图。图7至18可以示出对应于沿图3中的透视图的x-z面的截面图的区域。

参照图7，牺牲层110(例如，牺牲层111、112、113、114、115、116、117和118)和层间绝缘层120(例如，层间绝缘层121、122、123、124、125、126、127、128和129)可以交替地层叠在基板101上。如所示出的，层间绝缘层120和牺牲层110可以从层间绝缘层121开始交替地层叠在基板101上。

牺牲层110可以包括要被蚀刻的材料，该材料具有关于层间绝缘层120的蚀刻选择性。例如，层间绝缘层120可以包括硅氧化物和硅氮化物中的至少一种。此外，牺牲层110可以包括与层间绝缘层120的材料不同的材料，并且可以从硅、硅氧化物、硅碳化物和硅氮化物中选择。

如所示出的，在示例实施方式中的层间绝缘层120的厚度可以不相同。例如，层间绝缘层120的厚度可以彼此不同。例如，设置在层间绝缘层120的底部分中的层间绝缘层121可以形成得相对薄，而设置在层间绝缘层120的顶部分中的层间绝缘层129可以形成得相对厚。此外，层间绝缘层122和127可以形成为比层间绝缘层123至126和128厚。然而，层间绝缘层120和牺牲层110的厚度可以各种各样地改变并且可以不同于图7中示出的厚度。此外，配置层间绝缘层120和牺牲层110的膜的数目也可以各种各样地改变，并且可以比示出的量多或者少。

参照图8，可以形成穿过牺牲层110和层间绝缘层120的沟道孔ch。

沟道孔ch可以在z方向上延伸到基板101，凹陷区r可以形成在基板101中。沟道孔ch可以通过牺牲层110和层间绝缘层120的各向异性蚀刻工艺形成。沟道孔ch的侧壁可以不垂直于基板101的顶表面。例如，沟道孔ch的宽度可以在朝向基板101的顶表面的方向上减小。例如，沟道孔ch在靠近基板101的顶表面的部分处可以具有更窄的截面宽度，并且在远离基板101的顶表面的部分处可以具有更宽的截面宽度。

参照图9，外延层140可以形成在沟道孔ch的下部分中的凹陷区r1上。在一些实施方式中，外延层140可以形成为填充凹陷区r1。

外延层140可以以利用凹陷区r1中的基板101作为籽晶执行seg工艺这样的方式形成。外延层140可以形成为具有单层结构或者具有包括不同生长条件或者组分的多层结构。

外延层140可以掺杂有杂质。杂质可以提供为与基板101中的杂质相同的导电杂质或者与其相反的导电杂质。

外延层140的顶表面可以形成为高于邻近基板101设置的牺牲层111的顶表面。此外，外延层140的顶表面可以形成为具有在与朝向基板101相反的方向上的凸出形状。例如，外延层140的顶表面可以在z方向上远离基板101的顶表面突出，并且可以形成圆锥形状或者棱锥形状。然而，在一些实施方式中，取决于生长条件等等，外延层140的顶表面可以形成为具有平坦形状。

参照图10，栅电介质层160和牺牲半导体膜151可以形成在沟道孔ch中以及在牺牲层110和层间绝缘层120上方。

栅电介质层160可以形成为在沟道孔ch的侧壁上、外延层140的顶表面上以及层间绝缘层120中的最上面一个(例如，层间绝缘层129)的顶表面上具有均一的厚度。

栅电介质层160可以包括依次形成的隧穿层162、电荷存储层164以及阻挡层166。

牺牲半导体膜151可以在栅电介质层160上形成为具有均一的厚度。牺牲半导体膜151可以包括半导体材料，诸如多晶硅和非晶硅。例如，牺牲半导体膜151可以被提供为多晶硅。

栅电介质层160和牺牲半导体膜151可以利用原子层沉积(ald)方法或者化学气相沉积(cvd)方法形成。

参照图11，在随后的工艺中，为了允许沟道层150与外延层140直接接触，栅电介质层160的一部分可以从沟道孔ch去除。

牺牲间隔物层151s可以通过牺牲半导体膜151的各向异性蚀刻工艺形成在栅电介质层160的侧壁上。牺牲间隔物层151s可以允许栅电介质层160的形成在外延层140的顶表面上的一部分被暴露在沟道孔ch的下部分中。

随后，栅电介质层160可以以利用牺牲间隔物层151s作为蚀刻掩膜各向异性地蚀刻栅电介质层160这样的方式被选择性地去除。同时，在各向异性蚀刻工艺期间，设置在牺牲间隔物层151s下面的栅电介质层160可以不被蚀刻。因此，栅电介质层160可以包括在沟道孔ch的侧壁上的l形截面。

当栅电介质层160被蚀刻时，外延层140的一部分可以同时被蚀刻。在一些实施方式中，外延层140的顶表面的一部分可以暴露。

参照图12，牺牲间隔物层151s可以被去除，并且凹陷区r2可以形成在外延层140的上部分中。

牺牲间隔物层151s可以通过各向异性湿蚀刻工艺被去除。牺牲间隔物层151s和外延层140可以包括相同的材料。在这种情况下，在牺牲间隔物层151s的各向异性湿蚀刻工艺期间，外延层140的上部分可以与牺牲间隔物层151s一起被蚀刻，因此可以形成凹陷区r2。例如，在其中牺牲间隔物层151s和外延层140两者包括si的情况下，各向异性湿蚀刻工艺可以利用包括nh4oh、naoh或者koh的碱性溶液执行。通过各向异性湿蚀刻工艺，凹陷区r2可以在栅电介质层160下面延伸，并且可以包括关于基板101的顶表面以特定角度倾斜的斜面。由于该斜面，凹陷区r2可以包括如图12所示的v形截面。斜面可以对应于金刚石晶体结构的(111)晶面。在其中基板101被提供为(100)硅基板的情况下，斜面与基板101的顶表面之间的角度可以与金刚石晶体结构的(100)晶面与(111)晶面之间的角度相同。

参照图13，沟道层150可以形成在沟道孔ch中。

沟道层150可以利用ald或者cvd方法形成在栅电介质层160上以具有特定厚度。沟道层150可以包括半导体材料，诸如多晶硅和非晶硅。虽然在图13中未示出，但是沟道层150可以形成在层间绝缘层129上。

沟道层150可以形成为允许外延层140的凹陷区r2被填充。

在其中沟道层150包括多晶硅的情况下，为了防止沟道层150被切断或者被去除，沟道层150可以形成得比最终厚度厚，并且其厚度可以通过修整工艺被调节至具有所需要的最终厚度。修整工艺可以利用溶液诸如scl溶液精确地执行。scl溶液是指包括比例为5:1:1的去离子水、nh4oh和h2o2的混合溶液。

参照图14，可以形成允许沟道孔ch被填充的第一绝缘层182和在第一绝缘层182上的导电垫190。第一绝缘层182可以被提供为绝缘材料。导电垫190可以被提供为掺杂的半导体材料。

随后，可以形成第一开口op1。第一开口op1可以允许牺牲层110和层间绝缘层120的叠层以预定间隔间隔开。附加的绝缘层145可以形成在设置于层间绝缘层120的顶部分中的层间绝缘层129上以及导电垫190上，并且可以形成第一开口op1。绝缘层145可以防止在随后的工艺期间对导电垫190和沟道层150的损伤。第一开口op1可以以利用光刻工艺形成掩模层并且各向异性地蚀刻牺牲层110和层间绝缘层120这样的方式形成。第一开口op1可以形成为具有在y方向(例如，见图3)上延伸的沟槽形式。第一开口op1可以允许基板101在沟道层150之间暴露。

参照图15，通过第一开口op1暴露的牺牲层110可以利用蚀刻工艺被去除。因此，可以形成设置在层间绝缘层120之间的多个横向开口lp。通过横向开口lp，可以暴露栅电介质层160和外延层140的侧壁的一部分。

参照图16，外延绝缘层169可以形成在通过横向开口lp暴露的外延层140上。

例如，外延绝缘层169可以利用氧化工艺形成。在这种情况下，外延绝缘层169可以提供为以外延层140的一部分被氧化这样的方式形成的氧化物膜。外延绝缘层169的厚度和形式不限于示出的实施方式。

在其中氧化工艺在操作中被执行的情况下，栅电介质层160的通过横向开口lp暴露的一部分可以被氧化，因此可以消除在图15中的蚀刻工艺期间引起的损伤。

参照图17，扩散障碍物170和栅电极130可以被形成在横向开口lp内。

首先，扩散障碍物170可以被形成为覆盖通过第一开口op1和横向开口lp暴露的栅电介质层160、外延绝缘层169、层间绝缘层120和基板101。随后，栅电极130可以被形成以允许横向开口lp被填充。扩散障碍物170被示出为在以下方面区别于栅电极130：扩散障碍物170被提供为导电材料并且包括不同于栅电极130的材料的材料。然而，在功能方面，扩散障碍物170可以被理解为栅电极130的一部分。在一些示例实施方式中，扩散障碍物170可以被省略。栅电极130可以包括金属、多晶硅或者金属硅化物材料。扩散障碍物170可以包括wn、tan、tin或其组合。

随后，为了允许扩散障碍物170和栅电极130仅被设置在横向开口lp中，组成形成在第一开口op1中的扩散障碍物170和栅电极130的材料可以利用附加工艺被去除，因此形成第二开口op2。第二开口op2可以具有在y方向(例如，见图3)上延伸的沟槽形式。

参照图18，杂质区105可以形成在第二开口op2中的基板101中，而导电层107和第二绝缘层184可以形成在杂质区105上。

首先，杂质可以被注入到通过第二开口op2暴露的基板101中，因此形成杂质区105。随后，第二绝缘层184可以形成在第二开口op2的侧壁上，并且可以形成导电层107。导电层107可以形成在杂质区105上，并且可以填充第二开口op2的侧壁之间的区域。

在一示例实施方式中，杂质区105可以在形成第二绝缘层184之后形成。杂质区105可以被配置为包括具有不同的杂质浓度的区域。

随后，可以进一步设置连接到导电垫190的接触插塞，并且可以形成连接到接触插塞的bl，这未被示出。bl可以在x方向上延伸，并且允许布置在x方向上的导电焊盘190被连接。

图19是示出根据一示例实施方式的半导体器件100a的存储单元串的结构的示意性透视图。图20是示出根据一示例实施方式的沟道层的截面图，并且对应于图19中的区域‘c’的区域在其中示出。

参照图19和20，半导体器件100a可以包括基板101、在垂直于基板101的顶表面的方向上设置的多个沟道层152、以及沿着沟道层152的侧壁层叠的多个层间绝缘层120和多个栅电极130。此外，半导体器件100a可以进一步包括设置在沟道层152和栅电极130之间的栅电介质层160'、导电层107、以及设置在沟道层152的上部分中的导电垫190。

以不同于参照图3和4描述的半导体器件100的方式，半导体器件100a可以具有其中外延层未设置在沟道层152和基板101之间的结构。因此，以下将仅提供变化的描述。

栅电介质层160'可以设置在栅电极130和沟道层152之间。栅电介质层160'的底部分可以包括l形截面。栅电介质层160'可以包括依次层叠在沟道层152上的隧穿层162'、电荷存储层164'和阻挡层166'。在该示例实施方式中的栅电介质层160'可以以全部的隧穿层162'、电荷存储层164'和阻挡层166'可以在垂直方向上沿着沟道层152延伸这样的方式设置。

在示例实施方式中，栅电介质层160'可以在基板101的顶表面之下延伸，因此栅电介质层160'的底表面可以形成在低于基板101的顶表面的位置。例如，栅电介质层160'的底表面可以位于最下面的层间绝缘层120(例如，层间绝缘层121)下面。

每个沟道层152可以包括具有管形并在垂直于基板101的顶表面的方向(例如，z方向)上延伸的垂直提供部分152a以及连接到垂直提供部分152a的下部分或者端部的连接部分152b。在一些实施方式中，连接部分152b可以跨过管形的垂直提供部分152a的底部延伸。沟道层152的内部可以用第一绝缘层182填充。

沟道层152的连接部分152b可以设置在基板101中。连接部分152b可以包括在栅电介质层160'的底部分下面延伸的第一面pl1以及关于平行于基板101的顶表面的平面i-i以特定角度α1倾斜的第二面pl2。在一些实施方式中，第一面pl1可以平行于或者基本上平行于基板101的顶表面。连接部分152b可以包括多个第二面pl2，同时第二面pl2可以彼此相交以形成指向设置在其下方的基板的尖锐形状。

连接部分152b的第一面pl1和第二面pl2可以在栅电介质层160'的底部分下面相交。此外，第一面pl1可以提供为在该处连接部分152b与栅电介质层160'的底表面的一部分相交的界面，并且可以形成在与栅电介质层160'的底表面相同的面上。在一些实施方式中，阻挡层166'的底表面可以邻近于第一面pl1并且面对第一面pl1。

例如，在基板101被提供为(100)硅基板的情况下，连接部分152b的第二面pl2与平行于基板101的顶表面的平面i-i之间的角度α1可以基本上与金刚石晶体结构的(100)晶面和(111)晶面之间的角度相同。

基板101可以包括与沟道层152的连接部分152b接触的凹陷区r3。连接部分152b可以被包括在基板101的凹陷区r3中。

连接部分152b的第二面pl2可以被提供为在该处基板101与沟道层152接触的界面。在制造工艺中，连接部分152b的形式或形状可以由形成在基板101中的凹陷区r3的形式或形状确定。

图21是示出根据一示例实施方式的沟道层的截面图，并且对应于图19中的区域‘c’的区域在其中示出。图21示出其中图20中示出的沟道层的连接部分的形式被改变的结构。

参照图21，各个沟道层152'均可以具有管形或者通心粉形，并且可以包括在垂直于基板101的方向(例如，z方向)上延伸的垂直提供部分152a以及连接到垂直提供部分的下部分或者端部的连接部分152b'。在一些实施方式中，连接部分152b'可以跨过管形或者通心粉形的垂直提供部分152a的底部延伸。沟道层152'的内部可以用第一绝缘层182填充。

连接部分152b'可以包括在栅电介质层160'的底部分下面延伸的第一面pl1以及关于基板101的顶表面以特定角度α倾斜的第二面pl2。连接部分152b'可以还包括将第一面pl1连接到第二面pl2的第三面pl3。在一些实施方式中，第一面pl1可以平行于或者基本上平行于基板101的顶表面。

连接部分152b'可以包括多个第二面pl2，同时第二面pl2可以彼此相交以形成指向设置在其下方的基板的尖锐形状。例如，所述多个第二面pl2可以形成有小面(facetedplane)的圆锥或者棱锥形状。

连接部分152b'的第一面pl1和第三面pl3可以在栅电介质层160'下面相交，而第二面pl2和第三面pl3也可以在栅电介质层160'下面相交。

第一面pl1可以被提供为在该处连接部分152b'与栅电介质层160'的底表面的一部分相交的界面，并且可以形成在与栅电介质层160'的底表面相同的面上。

例如，在基板101被提供为(100)硅基板的情况下，连接部分152b'的第二面pl2与平行于基板101的顶表面的平面i-i之间的角度α1可以基本上与金刚石晶体结构的(100)晶面和(111)晶面之间的角度相同。

图22至26是示出根据一示例实施方式的制造半导体器件的方法的主要操作的示意图。在下文，参照图7至18，将提供不同于以上描述的示例实施方式的描述。

参照图22，牺牲层110(例如，牺牲层111、112、113、114、115、116、117和118)和层间绝缘层120(例如，层间绝缘层121、122、123、124、125、126、127、128和129)可以交替地层叠在基板101上。可以形成具有孔形式的沟道孔ch。沟道孔ch可以穿过牺牲层110(例如，牺牲层111至118)和层间绝缘层120(例如，层间绝缘层121至129)。

沟道孔ch可以在z方向上延伸到基板101，凹陷区可以形成在基板101中。例如，沟道孔ch的底表面可以在基板101的顶表面之下。

参照图23，栅电介质层160和牺牲半导体膜151可以形成在沟道孔ch中以及牺牲层110和层间绝缘层120上面。

栅电介质层160可以形成为在沟道孔ch的侧壁上、基板101的在沟道孔ch中暴露的顶表面上以及层间绝缘层120中的最上面一个(例如，层间绝缘层129)的顶表面上具有均一厚度。栅电介质层160的底表面可以被设置得低于基板101的顶表面。

牺牲半导体膜151可以形成为在栅电介质层160上具有均一厚度。牺牲半导体膜151可以包括半导体材料，诸如多晶硅和非晶硅。

参照图24，在随后的工艺中，为了允许沟道层152与基板101直接接触，栅电介质层160的一部分可以从沟道孔ch去除。

牺牲间隔物层151s可以通过牺牲半导体膜151的各向异性蚀刻工艺形成在栅电介质层160的侧壁上。随后，栅电介质层160可以以利用牺牲间隔物层151s作为蚀刻掩膜各向异性地蚀刻栅电介质层160这样的方式被选择性地去除。栅电介质层160可以包括在沟道孔ch的侧壁上的l形截面。

参照图25，牺牲间隔物层151s可以被去除，并且凹陷区r3可以被形成在基板101的上部分中。

牺牲间隔物层151s可以通过各向异性湿蚀刻工艺被去除。牺牲间隔物层151s和基板101可以包括相同的材料。在这种情况下，在牺牲间隔物层151s的各向异性蚀刻工艺期间，基板101的上部分可以与牺牲间隔物层151s一起被蚀刻，因此凹陷区r3可以被形成。例如，在牺牲间隔物层151s和基板101全都包括si的情况下，各向异性湿蚀刻工艺可以利用包括nh4oh、naoh或者koh的碱性溶液执行。通过各向异性湿蚀刻工艺，凹陷区r3可以在栅电介质层160下面延伸，并且可以包括关于基板101的顶表面以特定角度倾斜的斜面。由于该斜面，凹陷区r3可以包括如图25所示的v形截面。在一些实施方式中，凹陷区可以形成具有小面的圆锥或者棱锥形状。斜面可以对应于金刚石晶体结构的(111)晶面。在基板101被提供为(100)硅基板的情况下，斜面与基板101的顶表面之间的角度可以与金刚石晶体结构的(100)晶面和(111)晶面之间的角度相同。

参照图26，沟道层152可以形成在沟道孔ch中。虽然在图26中未示出，但是沟道层152可以形成在层间绝缘层129上。

沟道层152可以包括半导体材料，诸如多晶硅和非晶硅。

沟道层152可以形成为允许基板101的凹陷区r3被填充。在沟道层152包括多晶硅的情况下，为了防止沟道层152被切断或者被去除，沟道层152可以形成得比最终厚度厚，并且其厚度可以通过修整工艺被调节至具有所需要的最终厚度。修整工艺可以利用溶液诸如scl溶液被精确地执行。scl溶液是指包括比例为5:1:1的去离子水、nh4oh和h2o2的混合溶液。

随后，半导体器件100a可以以执行参照图14至18描述的工艺这样的方式被制造。

图27是示出根据一示例实施方式的半导体器件的存储单元串的示意性透视图。

参照图27，半导体器件100c可以包括基板101、在垂直于基板101的顶表面的方向上沿着每个沟道孔ch的内侧壁设置的多个沟道层150、以及沿着沟道层150的外侧壁层叠的多个层间绝缘层120和多个栅电极130。此外，半导体器件100c可以还包括设置在沟道层150和基板101之间的外延层140'、设置在沟道层150和栅电极130之间的栅电介质层160、设置在第二绝缘层184之间的导电层107、以及设置在沟道层150的上部分中的导电垫190。

与参照图3和4描述的半导体器件100相比，半导体器件100c可以包括设置在沟道层150和基板101之间的具有不同形式的外延层140'。因此，以下将仅提供变化的描述。

各个沟道层150可以包括具有管形或者通心粉形并在垂直于基板101的顶表面的方向(例如，z方向)上延伸的垂直提供部分150a以及连接到垂直提供部分150a的下部分或端部分的连接部分150b。

连接部分150b的第一面pl1和第二面pl2可以在栅电介质层160下面相交。此外，第一面pl1可以被提供为在该处连接部分150b与栅电介质层160的底表面的一部分接触的界面，并且可以形成在与栅电介质层160的底表面相同的面上。

外延层140'可以设置在沟道层150和基板101之间，并且可以与沟道层150和基板101接触。沟道层150可以通过外延层140'电连接到基板101。外延层140'可以设置在基板101的凹陷区r4上。外延层140'可以填充凹陷区r4，并且可以在基板101的顶表面上方延伸。例如，外延层140'的顶表面可以高于设置在栅电极130的底部分中的栅电极131的顶表面，并且可以低于栅电极132的底表面。

外延层140'可以包括与沟道层150的连接部分150b接触的凹陷区r2。外延层140'可以包括从基板101的顶表面延伸的第一面pe1以及关于基板101的顶表面倾斜的第二面pe2。

外延层140'的第二面pe2与基板101的顶表面之间的角度可以基本上与金刚石晶体结构的(100)晶面与(111)晶面之间的角度相同。外延层140'的第二面pl2可以被提供为在该处外延层140'与基板101接触的界面。

图28至29是示出根据一示例实施方式的制造半导体器件的方法的主要操作的示意图。在下文，将提供与以上参照图7至18描述的示例实施方式不同的描述。

参照图28，牺牲层110(例如，牺牲层111至118)和层间绝缘层120(例如，层间绝缘层121至129)可以交替地层叠在基板101上。可以形成穿过牺牲层110(例如，牺牲层111至118)和层间绝缘层120(例如，层间绝缘层121至129)以延伸到基板101的沟道孔ch。

以牺牲层110(例如，牺牲层111至118)和层间绝缘层120(例如，层间绝缘层121至129)被各向异性地蚀刻这样的方式，沟道孔ch被首先形成，并且在沟道孔ch中暴露的基板101可以通过各向异性湿蚀刻工艺被进一步去除。在基板101包括单晶硅的情况下，各向异性湿蚀刻工艺可以利用包括nh4oh、naoh或者koh的碱性溶液执行。

当各向异性湿蚀刻工艺完成时，沟道孔ch可以在z方向上延伸到基板101，从而可以在基板101中形成凹陷区r4。在基板101包括单晶硅的情况下，凹陷区r4的斜面可以被提供为晶面。

参照图29，外延层140'可以形成在沟道孔ch的下部分中在凹陷区r4上。

外延层140'可以以利用在凹陷区r4中的基板101作为籽晶执行选择性外延生长(seg)工艺这样的方式形成。外延层140'可以形成为具有单层结构或者具有包括不同生长条件或者组分的多层结构。

外延层140'可以掺杂有杂质。杂质可以被提供为与基板101中的杂质相同的导电杂质或者与其相反的导电杂质。

外延层140'的顶表面可以形成为高于邻近基板101设置的牺牲层111的顶表面。此外，外延层140'的顶表面可以形成为具有在与朝向基板101相反的方向上的凸出形状。例如，外延层140'的顶表面可以具有远离基板101的顶表面(例如，在z方向上)指向的圆锥或者棱锥形状。然而，在一些实施方式中，取决于生长条件等等，外延层140'的顶表面可以形成为具有平坦形状。

随后，半导体器件100c可以以执行参照图10至18描述的工艺这样的方式被制造。

图30是根据一示例实施方式的半导体器件100d的示意性透视图。

参照图30，半导体器件100d可以包括单元区cell和外围电路区peri。

单元区cell可以对应于在其中设置图1中的存储单元阵列20的区域，而外围电路区peri可以对应于在其中设置图1中的存储单元阵列20的驱动电路30的区域。单元区cell可以设置在外围电路区peri上。在一些实施方式中，单元区cell可以设置在外围电路区peri下面。

单元区cell可以包括基板101'、设置在垂直于基板101'的顶表面的方向上的多个沟道层150、以及沿着沟道层150的侧壁层叠的多个层间绝缘层120(包括层间绝缘层121、122、123、124、125、126、127、128和129)和多个栅电极130(包括栅电极131、132、133、134、135、136、137和138)。此外，单元区cell可以还包括设置在基板101'上在沟道层150的下部分中的外延层140、设置在沟道层150和栅电极130之间的栅电介质层160、设置在杂质区105上的导电层107、以及设置在沟道层150的上部分中的导电垫190。

在示例实施方式中，单元区cell被示出为具有与图3中的示例实施方式相同的结构，但是该构思不限于此。单元区cell可以包括根据各种公开的各种实施方式的单元区cell，如这里描述的。

外围电路区peri可以包括基底基板201以及设置在基底基板201上的电路器件230、接触插塞250和布线260。

基底基板201可以包括在x方向和y方向上延伸的顶表面。基底基板201可以包括由器件隔离层210限定的有源区。在有源区的一部分中，可以设置包括杂质的掺杂区205。基底基板201可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或者ii-vi族化合物半导体。例如，iv族半导体可以包括si、ge或者sige。基底基板201可以被提供为体晶片或者外延层。

电路器件230可以包括各种类型的场效应晶体管。各个电路器件230可以包括电路栅绝缘层232、间隔物层234和电路栅电极235。掺杂区205可以设置在基底基板201中在电路栅电极235的两侧上以作为电路器件230的源极区或者漏极区。

多个外围区绝缘层244、246和248可以设置在基底基板201上的电路器件230上。外围区绝缘层244可以包括高密度等离子体(hdp)氧化物膜以有效地填充多个电路器件230之间的空间。

接触插塞250可以穿过外围区绝缘层244以连接到掺杂区205。电信号可以通过接触插塞250被施加到电路器件230。在未示出的区域中，接触插塞250可以连接到电路栅电极235。在示例实施方式中，布线260可以连接到接触插塞250，并且可以设置为具有多层结构。

外围电路区peri可以被首先制造，并且单元区cell的基板101'形成在其上部分中，从而单元区cell可以被制造。基板101'可以形成为具有等于或者小于基底基板201的尺寸的尺寸。例如，当在x方向和y方向上测量时，基板101'的面积可以小于基底基板201的面积。基板101'可以由多晶硅形成，或者可以由非晶硅形成以被结晶。

单元区cell和外围电路区peri可以在未示出的区域中连接。例如，栅电极130在y方向上的端部分可以电连接到电路器件230。

因为单元区cell和外围电路区peri可以分别设置在上部分和下部分中，所以在示例实施方式中的半导体器件100d可以被提供为小型器件。

图31是包括根据一示例实施方式的半导体器件的存储器件的框图。

参照图31，根据该示例实施方式，存储器件1000可以包括与主机通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。各个存储器1020-1、1020-2和1020-3可以包括根据以上描述的各种示例实施方式的半导体器件100a、100b、100c和100d。存储器1020-1、1020-2和1020-3的每个可以分别包括与半导体器件100a、100b、100c和100d相同或者不同的半导体器件。

与控制器1010通信的主机例如可以被提供为配备有存储器件1000的各种电子器件，诸如智能电话、数码相机、台式计算机、膝上型计算机、便携式媒体播放机等等。控制器1010可以在接收由主机发送的数据写入或者数据读取的请求之后产生用于在存储器1020-1、1020-2和1020-3中存储数据和/或从存储器1020-1、1020-2和1020-3输出数据的命令(cmd)。

如图31所示，在存储器件1000中，一个或更多个存储器1020-1、1020-2和1020-3可以并联连接到控制器1010。在一些实施方式中，具有大容量的存储器件1000诸如固态驱动器(ssd)可以以多个存储器1020-1、1020-2和1020-3并联连接到控制器1010这样的方式实现。

图32是包括根据一示例实施方式的半导体器件的电子器件的框图。

参照图32，根据该示例实施方式，电子器件2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。

通信单元2010可以包括有线/无线通信模块，例如无线互联网模块、近场通信模块、全球定位系统(gps)模块、移动通信模块等等。包括在通信单元2010中的有线/无线通信模块可以包括电路并且可以被配置为通过根据各种通信标准而连接到外部通信网络来发送和接收数据。

输入单元2020可以是为用户提供以控制电子器件2000的操作的模块。输入单元2020例如可以包括电路及其他电机构和/或机械机构，诸如机械开关、触摸屏、语音识别模块等等。此外，输入单元2020也可以包括手指鼠标器件或者利用轨迹球、激光指示器等等操作的鼠标。输入单元2020还可以包括用户通过其可以输入数据的各种传感器模块。

输出单元2030可以以音频或者视频的形式输出在电子器件2000中被处理的信息，而存储器2040可以存储程序、数据等等以处理和控制处理器2050。存储器2040可以包括根据上述各种示例实施方式的一个或更多个半导体器件，而处理器2050可以通过根据所需的操作发送命令到存储器2040而存储以及输出数据。

存储器2040可以通过嵌入在电子器件2000中的接口或者单独的接口与处理器2050通信。在存储器2040通过单独的接口与处理器2050通信的情况下，处理器2050可以通过各种接口标准诸如sd、sdhc、sdxc、microsd、usb等等在存储器2040中存储数据或者从存储器2040输出数据。

处理器2050可以控制在电子器件2000中包括的各个单元的操作。处理器2050可以执行关于语音呼叫、视频呼叫、数据通信等等的控制操作和处理操作，或者可以执行控制操作和处理操作以播放和管理多媒体。此外，处理器2050可以处理由用户通过输入单元2020发送的输入并且可以通过输出单元2030输出结果。此外，处理器2050可以在存储器2040中存储电子器件2000的控制操作所需的数据或者从存储器2040输出该数据。处理器2050例如可以是中央处理单元(cpu)。

图33是示出包括根据一示例实施方式的半导体器件的电子系统的框图。

参照图33，电子系统3000可以包括控制器3100、输入/输出器件3200、存储器3300和接口3400。电子系统3000可以被提供为移动系统或者发送和接收信息的系统。移动系统可以被提供为个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器或者存储卡。

控制器3100可以运行程序和控制电子系统3000。例如，控制器3100可以被提供为微处理器、数字信号处理器、微控制器或者与其类似的器件。

输入/输出器件3200可以用于输入或输出电子系统3000的数据。电子系统3000可以利用输入/输出器件3200连接到外部装置诸如个人计算机或者网络以与外部装置交换数据。例如，输入/输出器件3200可以被提供为键区、键盘或者显示器。

存储器3300可以存储代码和/或数据以操作控制器3100和/或可以存储由控制器3100处理的数据。存储器3300可以包括根据上述各种示例实施方式的半导体器件。

接口3400可以被提供为电子系统3000与不同的外部装置之间的数据传输通道。控制器3100、输入/输出器件3200、存储器3300和接口3400可以通过总线3500彼此通信。

如以上阐述的，根据示例实施方式，可以提供一种半导体器件，该半导体器件以沟道层的下部分中的断开现象被解决并且沟道层的厚度减小这样的方式包括具有改善性能的晶体管并且配置有存储单元串。

虽然在以上已经示出和描述了示例实施方式，但对本领域技术人员明显的是，可以进行变型和变化而不脱离所公开的构思的精神和范围，所公开的构思的精神和范围由所附权利要求限定。

本申请要求享有于2016年5月4日在韩国知识产局提交的韩国专利申请第10-2016-0055405号的优先权权益，其公开通过引用整体合并在此。