本发明构思涉及存储器件。
背景技术：
在要求处理高容量数据的同时，已经逐渐减小了电子产品的体积。因此，增加这样的电子产品中使用的半导体存储器件的集成将是有益的。作为其中半导体存储器件的集成可以被增加的方法，已经提出了具有垂直晶体管结构而不是现有的平面晶体管结构的存储器件。
技术实现要素：
至少一个实施方式涉及一种半导体器件。
在一个实施方式中，半导体器件包括在衬底上的交替的第一层间绝缘层和栅电极层的堆叠。至少一个栅电极层具有第一部分和第二部分。第二部分形成至少一个栅电极层的端部，并且第二部分的底表面在比第一部分的底表面更低的高度处。接触插塞从第二部分延伸。
至少一个实施方式涉及一种制造半导体器件的方法。
在一个实施方式中，该方法包括在衬底上形成交替的第一层间绝缘层和牺牲层的堆叠。牺牲层的每个在第一方向上延伸得少于牺牲层中的位于其下方的前一个牺牲层，以限定牺牲层中的所述前一个牺牲层的平台部分。该方法还包括通过至少一个平台部分将离子注入到至少一个平台部分的底表面与第一层间绝缘层中的在至少一个平台部分下方的第一层间绝缘层之间的界面；去除牺牲层和第一层间绝缘层中的在至少一个平台部分下方的第一层间绝缘层的一些，以形成牺牲层去除空间；以及用导电材料填充牺牲层去除空间以形成与第一层间绝缘层交替地堆叠的栅电极层。
附图说明
由结合附图的以下详细描述，本公开的以上及其它方面、特征和优点将被更清楚地理解，其中：
图1是根据本发明构思的一示例实施方式的存储器件的示意性框图；
图2是根据本发明构思的一示例实施方式的存储器件的存储单元阵列的电路图；
图3是根据本发明构思的一示例实施方式的存储器件的示意图；
图4是沿图3的线iv-iv'截取的存储器件的剖面图；
图5是图4的区域a的放大图；
图6是图4的区域b的放大图；
图7是根据本发明构思的一示例实施方式的存储器件的示意图；
图8a是图7的区域c的放大图；
图8b是图7的区域c的放大图；
图9是根据本发明构思的一示例实施方式的存储器件的示意图；
图10是图9的区域d的放大图；
图11是根据本发明构思的一示例实施方式的存储器件的示意图；
图12是图11的区域e的放大图；
图13至39是示出制造根据本发明构思的一示例实施方式的存储器件的方法的图；
图40是根据本发明构思的一示例实施方式的电子设备的框图。
具体实施方式
在下文中，将参考附图描述本发明构思的一些实施方式。
参考图1，根据一示例实施方式的存储器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储单元阵列2可以包括布置成多个行和多个列的多个存储单元。存储单元阵列2中包括的多个存储单元可以通过字线wl、公共源极线csl、串选择线ssl、接地选择线gsl等连接到行解码器3，并且可以通过位线bl连接到读/写电路4。在本发明构思的一示例实施方式中，在单个行中线性地布置的多个存储单元可以连接到单个字线wl，并且在单个列中线性地布置的多个存储单元可以连接到单个位线bl。
存储单元阵列2中包括的多个存储单元可以被划分为多个存储块。各存储块可以包括多个字线wl、多个串选择线ssl、多个接地选择线gsl、多个位线bl和至少一个公共源极线csl。
行解码器3可以接收外部提供的地址信息addr，并且可以解码接收到的地址信息addr以确定供应给连接到存储单元阵列2的字线wl、公共源极线csl、串选择线ssl以及接地选择线gsl的至少一部分的信号。
读/写电路4可以响应于从控制电路5提供的命令而选择连接到存储单元阵列2的位线bl的至少一部分。读/写电路4可以读取写入到连接于位线bl的被选择的部分的存储单元的数据，或者可以将数据写入到连接于位线bl的被选择的部分的存储单元。为了执行如上所述的操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
控制电路5可以响应于外部传送的控制信号ctrl来控制行解码器3和读/写电路4的操作。在读取写入到存储单元阵列2的数据的情况下，控制电路5可以控制行解码器3的操作，以将电压通过字线wl供应到其中存储要被读取的数据的存储单元用于读取操作。当用于读取操作的电压通过特定字线wl被供应时，控制电路5可以执行控制，使得读/写电路4可以读取写入到存储单元的数据，所述存储单元连接到已经接收了用于读取操作的电压的字线wl。
例如，当数据以不同的方式被写入存储单元阵列2时，控制电路5可以控制行解码器3的操作，以将用于写入操作的电压通过字线wl供应到数据要被写入于此的存储单元。当用于写入操作的电压通过特定字线wl被供应时，控制电路5可以控制读/写电路4以将数据写入到存储单元，所述存储单元连接到用于写入操作的电压已经被供应于此的字线wl。
图2是根据一示例实施方式的存储器件的存储单元阵列的等效电路图。根据一示例实施方式的半导体器件可以是垂直nand闪存器件。
参考图2，存储单元阵列可以包括包含彼此串联连接的n个存储单元mc1至mcn的多个存储单元串s，以及串联连接到存储单元mc1至mcn的相应端的接地选择晶体管gst和串选择晶体管sst。彼此串联连接的n个存储单元mc1至mcn可以分别对应于n个字线wl1至wln以选择存储单元mc1至mcn。虚设单元(未示出)还可以被设置在接地选择晶体管gst和第一存储单元mc1之间以及在串选择晶体管sst和第n存储单元mcn之间。
接地选择晶体管gst的栅极端可以连接到接地选择线gsl，并且其源极端可以连接到公共源极线csl。串选择晶体管sst的栅极端可以连接到串选择线ssl，并且其源极端可以连接到存储单元mcn的漏极端。尽管图2示出了其中一个接地选择晶体管gst和一个串选择晶体管sst分别连接到彼此串联连接的n个存储单元mc1至mcn的结构，但是多个接地选择晶体管gst和/或多个串选择晶体管sst也可以以与其不同的方式连接于此。
串选择晶体管sst的漏极端可以连接到多个位线bl1到blm。当信号通过串选择线ssl施加到串选择晶体管sst的栅极端时，通过位线bl1至blm施加的信号可以被传送到彼此串联连接的n个存储单元mc1至mcn，因此，可以执行数据读取操作或数据写入操作。此外，当通过形成在衬底中的阱区域向其施加期望的(或者，替换地，预定的)水平的擦除电压时，可以执行其中已经被写入存储单元mc1至mcn的数据被去除的擦除操作。
另一方面，参考图2，根据一示例实施方式的存储器件可以包括至少一个虚设串ds。虚设串ds可以是包括与位线bl1至blm电隔离的虚设沟道的串。
图3是根据本发明构思的一示例实施方式的存储器件的示意图。
参考图3，根据一示例实施方式的存储器件100可以包括单元区域cr和与单元区域cr相邻的外围电路区域pr。单元区域cr可以包括在垂直于衬底101的上表面的方向上延伸的多个沟道结构ch和dch、堆叠在衬底101上并且被多个沟道结构ch和dch穿透的多个栅电极层、连接到多个栅电极层的多个接触181至188(接触180)等。外围电路区域pr可以包括设置在衬底101上的外围电路器件190。外围电路器件190可以是平面晶体管，并且可以包括有源区191、平面栅电极192等。
在图3的示例实施方式中，衬底101的上表面可以对应于x-y平面，并且多个沟道结构ch和dch以及多个接触180可以在垂直于衬底101的上表面的方向(例如图3的z轴方向)上延伸。连接到多个接触180的多个栅电极层可以在z轴方向上与在衬底101的对应于x-y平面的上表面之上的多个绝缘层交替地堆叠。
多个沟道结构ch和dch可以包括多个单元沟道结构ch和多个虚设沟道结构dch。多个单元沟道结构ch可以具有与多个虚设沟道结构dch的内部结构相同或不同的内部结构。与多个沟道结构ch不同，多个虚设沟道结构dch可以不连接到在其之上的位线。因此，在多个虚设沟道结构dch中，可以不执行数据写入或数据读取等的操作。多个虚设沟道结构dch可以设置为邻近栅电极层的相应边缘以支撑栅电极层，从而可以防止在制造工艺期间栅电极层断裂或弯曲。
多个沟道结构ch可以在x-y平面上彼此间隔开。根据示例实施方式，多个沟道结构ch的数量和布置可以改变。例如，如图3所示，沟道结构ch可以以z字形形式设置。此外，彼此相邻且其间具有隔离绝缘层151的沟道结构ch可以分别彼此对称，但是不限于此。
栅电极层、沟道结构ch等可以被公共源极线150和设置在公共源极线150的侧部的隔离绝缘层151划分为多个区域。由公共源极线150和隔离绝缘层151限定的多个区域可以分别提供为存储器件100的平面、块等。公共源极线150可以连接到通过允许衬底101的一部分由杂质掺杂而形成的源极区域。
栅电极层可以提供焊垫区域，在焊垫区域中栅电极层在第一方向(例如在图3的x轴方向)上延伸不同的长度以具有台阶结构。在焊垫区域中，栅电极层可以具有有台阶结构的阶梯形状，并且可以连接到接触180。其中提供焊垫区域的区域可以被提供为接触区域ctr，在接触区域ctr中接触180连接到栅电极层，并且单元区域cr可以包括单元阵列区域car和接触区域ctr。接触区域ctr可以设置在单元阵列区域car和外围电路区域pr之间。
为了增加存储器件100的容量，可以增加堆叠中的栅电极层的数量。在这种情况下，如果栅电极层的每个的厚度不被适当地限制，则包括栅电极层的栅结构的总厚度可能过度增加。具有相对增加的厚度的栅结构可以增加形成沟道结构ch和dch以及接触180的工艺的难度。因此，为了增加存储器件100的容量而不增加工艺的难度，可以减小栅电极层的每个的厚度以限制栅结构的总厚度。然而，在栅电极层的每个的厚度被减小的情况下，接触180的至少一部分可以穿透栅电极层以连接到其它栅电极层，这可能导致诸如短路的缺陷的发生。
在本发明构思的一示例实施方式中，由于栅电极层的每个的厚度可以仅在其中接触180连接到栅电极层的焊垫区域中增加，所以上述问题可以被减轻或解决。下面将参考图4提供其描述。
图4是沿图3的线iv-iv'截取的存储器件的剖面图。
参考图4，根据一示例实施方式的存储器件100可以包括交替地堆叠在衬底101的上表面上的多个栅电极层131至138(栅电极层130)和多个绝缘层141至148(绝缘层140)。栅电极层130可以分别与在堆叠方向(z轴方向)上与其相邻的绝缘层140形成多个对。也就是，绝缘层140和设置在其上的栅电极130形成一对。多个对可以在第一方向(x轴方向)上分别延伸不同的长度。参考图4，由于在第一方向上延伸不同长度的对，可以提供多个焊垫区域。接触180可以分别连接到焊垫区域中的栅电极层130。
层间绝缘层170可以被提供在栅电极层130上，并且包括诸如硅氧化物等的绝缘材料。层间绝缘层170可以包括第一层间绝缘层171和第二层间绝缘层172。第二层间绝缘层172可以具有比第一层间绝缘层171的厚度或体积更大的厚度或体积。多个沟道结构ch和dch以及接触180可以穿透层间绝缘层170。
单元沟道结构ch可以穿透栅电极层130和绝缘层140以延伸到衬底101的上表面。在一个示例实施方式中，单元沟道结构ch还可以延伸到衬底101的设置在其下面的至少一部分中。单元沟道结构ch可以包括沟道层110、外延层111、位线焊垫113、嵌入绝缘层115、栅绝缘层160等。栅绝缘层160可以提供在沟道层110和栅电极层130之间，并且可以包括多个层。在下文中，将参考图5详细描述单元沟道结构ch的结构。
图5是图4的区域a的放大图。参考图5，单元沟道结构ch可以包括嵌入绝缘层115、设置在嵌入绝缘层115的外表面上的沟道层110、栅绝缘层160等。沟道层110可以形成在具有圆形剖面形状的腔中，并且可以具有中空圆筒形状。形成在沟道层110的中央的空间可以由嵌入绝缘层115填充，位线焊垫113可以形成在沟道层110上的一端处。位线焊垫113可以连接到位线以被提供为形成在单元阵列区域car中的多个存储单元器件的漏极区域。
包括阻挡层161、电荷存储层162、隧穿层163等的栅绝缘层160可以设置在沟道层110和栅电极层130之间。根据存储器件100的结构，阻挡层161、电荷存储层162和隧穿层163的至少一部分可以被栅电极层130围绕。
阻挡层161可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或高k电介质材料。高k电介质材料可以是铝氧化物(al2o3)、钽氧化物(ta2o3)、钛氧化物(tio2)、钇氧化物(y2o3)、锆氧化物(zro2)、锆硅氧化物(zrsixoy)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、铪镧氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和镨氧化物(pr2o3)中的任意一种。在阻挡层161包括高k电介质材料的情况下，术语“高k介电常数”可以被定义为具有阻挡层161的介电常数高于隧穿层163的介电常数或者高于硅氧化物的介电常数的含义。
选择性地，阻挡层161可以包括具有不同介电常数的多个层。在这种情况下，由于具有相对低的介电常数的层被设置为比具有相对高的介电常数的层更靠近沟道层110，因此诸如擦除特性的存储器件特性可以通过控制具有与势垒水平相等水平的能带来改善。
电荷存储层162可以是电荷俘获层或浮置栅极导电层。例如，当电荷存储层162是浮置栅极时，电荷存储层162可以通过使用低压化学气相沉积(lpcvd)来沉积多晶硅而形成。例如，当电荷存储层162是电荷俘获层时，电荷存储层162可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、铪氧化物(hfo2)、锆氧化物(zro2)、钽氧化物(ta2o3)、钛氧化物(tio2)、铪铝氧化物(hfalxoy)、铪钽氧化物(hftaxoy)、铪硅氧化物(hfsixoy)、铝氮化物(alxny)和铝镓氮化物(algaxny)中的至少一种。
隧穿层163可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、铝氧化物(al2o3)和锆氧化物(zro2)中的至少一种。
另一方面，如上所述，尽管存储器件100的集成可以通过减小栅电极层130的各自的厚度来改善，但是可能出现接触180穿透栅电极层130的问题。为了根据一些示例实施方式减轻或解决这种问题，栅电极层130可以如图4所示地仅在焊垫区域中分别具有相对大的厚度，其将参考图6在以下详细描述。
图6是图4的区域b的放大图。在一示例实施方式中，栅电极层130的每个在栅电极层的至少一部分处可以具有不同的厚度。参考图6，第七栅电极层137可以包括第一区域或第一部分137a和从第一区域137a延伸的第二区域或第二部分137b。第二区域137b可以被提供为焊垫区域或者其中栅电极层137连接到接触187的部分。第二区域137b的厚度t2可以大于第一区域137a的厚度t1。
参考图6，第二区域137b的上表面us2可以设置为高于第一区域137a的上表面us1，并且第二区域137b的下表面ls2可以设置为低于第一区域137a的下表面ls1。分别具有上表面us1和us2以及下表面ls1和ls2的第一区域137a和第二区域137b之间的位置关系可以根据存储器件100的制造工艺来确定。
第二区域137b的上表面us2和下表面ls2之间的侧表面ss1可以具有在第一方向(x轴方向)上向内凹进的凹入形状。这样的侧表面ss1的凹入形状可以通过在制造存储器件100的工艺期间用杂质掺杂牺牲层和相应层间绝缘层的上表面和下表面来形成。结果，栅电极层130可以分别比在堆叠方向上与其相邻的同时在第一方向上与其形成对的相应绝缘层更远地延伸。参考图6，第七栅电极层137在第一方向上可以比设置在其下面并与其形成对的第七绝缘层147更远地延伸。
为了形成具有比第一区域137a的厚度更大的厚度的第二区域137b，牺牲层和相应层间绝缘层的上表面和下表面可以在制造工艺中掺杂有杂质。掺杂在牺牲层和相应层间绝缘层的上表面和下表面上的杂质可能由于在随后的工艺中施加于此的热而扩散。因此，如图6所示，其中杂质部分地保留的掺杂区域171a可以形成在第一层间绝缘层171的内部。掺杂区域171a可以位于栅电极层130的上表面、下表面和/或侧表面上。
图7是根据本发明构思的一示例实施方式的存储器件的示意图。
参考图7，根据一示例实施方式的存储器件200可以包括单元区域cr中的单元阵列区域car和接触区域ctr。多个单元沟道结构ch可以设置在单元阵列区域car中。单元沟道结构ch可以包括连接到衬底201的外延层211、沟道层210、位线焊垫213、嵌入绝缘层215、栅绝缘层260等。
多个栅电极层231至238(栅电极层230)在接触区域ctr中可以连接到多个接触281至288(接触280)。此外，栅电极层230可以在分别与多个绝缘层241至248(240)中的在堆叠方向(z轴方向)上与其相邻的绝缘层形成一对的同时在第一方向(x轴方向)上延伸，从而提供多个焊垫区域。
在图7所示的示例实施方式中，栅电极层230的每个在焊垫区域中可以具有相对大的厚度。因此，在这种情况下，可以减轻或解决在栅电极层230分别具有相对小的厚度的情况下发生的在焊垫区域中接触280可能穿透栅电极层230的问题，并且存储器件200的集成和可靠性可以被改善。下面将参考图8a提供其描述。
图8a是图7的区域c的放大图。参考图8a，第七栅电极层237可以包括第一区域237a和第二区域237b。第二区域237b可以被提供为从第一区域237a延伸的焊垫区域，并且第二区域237b的厚度t2可以大于第一区域237a的厚度t1。此外，以与参考图6的示例实施方式类似的方式，第二区域或第二部分237b的上表面us2可以设置为高于第一区域或第一部分237a的上表面us1，并且第二区域237b的下表面ls2可以设置为低于第一区域237a的下表面ls1。
在图8a所示的示例实施方式中，第二区域237b可以具有在第一方向(x轴方向)上从其向外突出的侧表面ss2。例如，侧表面ss2可以是凸起的或具有外圆角(bullnose)形状。由于在制造存储器件200的工艺中牺牲层和相应层间绝缘层的中间区域处的界面掺杂有要被扩散的杂质，所以栅电极层230可以具有有凸起形状的侧表面ss2。
另一方面，第一层间绝缘层271可以包括含有杂质的掺杂区域271a。掺杂区域271a可以是其中已经注入到界面中的杂质在存储器件200的制造工艺期间扩散并保留的区域。掺杂区域271a可以设置在栅电极层230的上表面和侧表面上。在一示例实施方式中，存在于栅电极层230的侧表面上的掺杂区域271a可以具有相对高的杂质浓度。
在图8a中，上表面us2和上表面us1之间的第一差与下表面ls2和下表面ls1之间的第二差相同。然而，第二差可以大于或小于第一差。图8b示出了其中第二差大于第一差的示例。
图9是根据本发明构思的一示例实施方式的存储器件的示意图。
参考图9，根据一示例实施方式的存储器件300可以包括交替地堆叠在衬底301上的多个栅电极层331至338(栅电极层330)和多个绝缘层341至348(绝缘层340)。多个单元沟道结构ch可以设置在单元阵列区域car中以穿透栅电极层330和绝缘层340，并且可以包括沟道层310、栅绝缘层360、嵌入绝缘层315、位线焊垫313、外延层311等。层间绝缘层370可以提供在栅电极层330上，层间绝缘层370可以包括第一层间绝缘层371和第二层间绝缘层372。
图10是图9的区域d的放大图。参考图10，第七栅电极层337可以包括第一区域337a和第二区域337b。第二区域337b可以被提供为连接到接触387的焊垫区域，并且第二区域337b的厚度t2可以大于第一区域337a的厚度t1。
以与前述示例实施方式不同的方式，在图10所示的一示例实施方式中，第二区域337b和第一区域337a可以具有共面的下表面。例如，第二区域337b的厚度可以仅在堆叠方向上向上增加。第二区域337b的上表面us2可以设置为比第一区域337a的上表面us1更高。第二区域337b的厚度t2可以根据上表面us1和us2之间的位置关系而增加，这可以是由在存储器件300的制造工艺期间在牺牲层和层间绝缘层之间的界面处注入杂质的工艺中的差异表现出的结构特性。
第二区域337b的上表面us2的长度可以大于其下表面ls的长度。因此，第二区域337b的侧表面ss3可以具有如图10所示的向内轻微弯曲的凹陷形状。其中杂质部分地保留的掺杂区域371a可以形成在第一层间绝缘层371的内部，并且掺杂区域371a可以沿着第一层间绝缘层371和第二层间绝缘层372之间的边界表面分布。
图11是根据一示例实施方式的存储器件的示意图。
参考图11，存储器件400可以包括堆叠在衬底401上的多个栅电极层431至438(栅电极层430)和多个绝缘层441至448(绝缘层440)。此外，存储器件400可以包括穿透单元阵列区域car中的栅电极层430的单元沟道结构ch以及连接到在接触区域ctr中的栅电极层430的多个接触481至488(接触480)。
图12是图11的区域e的放大图。在图12的一示例实施方式中，第七栅电极层437可以包括第一区域或第一部分437a和从第一区域437a延伸的第二区域或第二部分437b。第二区域437b的厚度t2可以大于第一区域437a的厚度t1，这是由其中第二区域437b的下表面ls2设置为低于第一区域437a的下表面ls1的构造引起的。例如，第一区域437a和第二区域437b的上表面us可以设置为单个平坦表面，并且第一区域437a和第二区域437b由于其下表面ls1和ls2之间的台阶而可以具有厚度上的差异。
图12所示的示例实施方式中的结构可以通过在存储器件400的制造工艺中仅用杂质掺杂牺牲层和层间绝缘层之间的界面的焊垫区域的下部分来提供。此外，以与前述示例实施方式不同的方式，在第一层间绝缘层471内部具有剩余杂质的掺杂区域471a可以仅呈现在栅电极层430的外侧表面上，这是由在存储器件400的制造工艺期间牺牲层和第一层间绝缘层471之间的界面未被杂质掺杂引起的。由于工艺上的此差异，第二区域437b的侧表面ss4可以具有逐渐向其外突出的弯曲形状。也就是，侧表面554可以具有半外圆角(halfbullnose)形状。
图13至39是示出制造根据一示例实施方式的存储器件的方法的图。图13至29是示出制造根据参考图3至6的示例实施方式的存储器件100的方法的图。图30至39是示出制造根据参考图7和8的示例实施方式的存储器件200的方法的图。
首先，在图13和14中，图14是沿图13的线iv-iv'截取的剖面图，其与图3所示的线iv-iv'相同。参考图13和14，多个牺牲层121至128(牺牲层120)和多个绝缘层141至148(绝缘层140)可以交替地堆叠在衬底101的上表面上。牺牲层120可以在第一方向(x轴方向)上延伸，同时分别与在堆叠方向(z轴方向)上与其相邻的绝缘层140形成对。由牺牲层120和绝缘层140提供的对可以在第一方向上延伸不同的长度，以形成如图13和14所示的台阶结构。具体地，牺牲层120的每个可以在第一方向上延伸得少于位于其下方的前一个牺牲层，以限定前一个牺牲层的平台部分(landingportion)。
参考图13和14，多个焊垫区域可以提供在台阶结构中。通过形成焊垫区域，牺牲层120的至少一部分可以向外暴露。期望的(或者，替换地，预定的)掩模层可以形成在交替堆叠在衬底101上的牺牲层120和绝缘层140上，并且牺牲层120和绝缘层140的由掩模层暴露的部分可以被蚀刻。其中牺牲层120和绝缘层140的由掩模层暴露的部分在修整掩模层的同时被蚀刻的工艺可以被执行多次，从而形成如图13和图14所示的结构。在一个示例实施方式中，牺牲层120可以位于相应焊垫区域中的绝缘层140上。
牺牲层120和绝缘层140可以由具有期望的(或者，替换地，预定的)蚀刻选择性的材料形成。该蚀刻选择性可以通过牺牲层120的蚀刻速率相对于绝缘层140的蚀刻速率的比来定量地表示。例如，绝缘层140可以提供为硅氧化物膜和硅氮化物膜中的至少一种，并且牺牲层120可以由从硅膜、硅氧化物膜、硅碳化物膜和硅氮化物膜的材料中选择的材料形成，具体地，由与绝缘层140的材料不同的材料形成。例如，当绝缘层140被提供为硅氧化物层时，牺牲层120可以是硅氮化物层。
参考图15和16，第一层间绝缘层171可以形成在牺牲层120上。第一层间绝缘层171可以延伸到外围电路区域pr并覆盖外围电路器件190。第一层间绝缘层171可以由硅氧化物形成，并且可以由高密度等离子体(hdp)氧化物膜或正硅酸乙酯(teos)氧化物膜构成。
然后，参考图17，杂质的注入可以在第一离子注入(iip)工艺中执行。杂质被注入到其中的目标区域可以是在各焊垫区域中的牺牲层120和绝缘层140之间的界面，例如，焊垫区域中的牺牲层120的下表面。在第一离子注入工艺中注入的杂质可以是磷(p)、砷(as)、氮(n)等。参考图18，通过第一离子注入工艺，损伤区域da1可以被形成在各焊垫区域上的牺牲层120的下表面附近。设置在牺牲层120的下表面附近的损伤区域da1与不同区域相比可以具有劣化的膜特性，因此可以具有相对高的蚀刻速率。
参考图19，杂质的注入可以在第二离子注入工艺中执行。在第二离子注入工艺中杂质被注入到其中的目标区域可以是牺牲层120和第一层间绝缘层171之间的界面，例如，各焊垫区域上的牺牲层120的上表面。在第二离子注入工艺中注入的杂质类型可以与在第一离子注入工艺中使用的杂质类型类似。参考图20，通过第二离子注入工艺，损伤区域da2可以设置在各焊垫区域上的牺牲层120的上表面上。结果，损伤区域da1和da2可以通过第一离子注入工艺和第二离子注入工艺分别设置在焊垫区域上的牺牲层120的上表面和下表面上。与不同的区域相比，损伤区域da1和da2可以具有相对高的蚀刻速率。
然后，参考图21和22，第二层间绝缘层172可以提供在第一层间绝缘层171上。第二层间绝缘层172可以具有比第一层间绝缘层171的体积更大的体积，并且可以由具有快的沉积速度的teos氧化物膜等形成。穿透牺牲层120和绝缘层140的多个沟道结构ch和dch可以在形成第二层间绝缘层172之后形成，参考图23和24。多个沟道结构ch和dch可以包括单元沟道结构ch和虚设沟道结构dch。
在形成多个沟道结构ch和dch的工艺中，多个沟道孔可以在初始操作中形成。沟道孔在穿透牺牲层120和绝缘层140的同时可以具有凹入到衬底101的至少一部分中的深度。沟道孔可以由栅绝缘层160、沟道层110和嵌入绝缘层115顺序地填充，并且位线焊垫113和外延层111可以分别设置在沟道层110的上部分和下部分上。外延层111可以是通过对衬底101的由沟道孔暴露的部分应用选择性外延生长工艺而形成的层。栅绝缘层160可以包括从沟道层110顺序设置的隧穿层、电荷存储层、阻挡层等。
栅绝缘层160中包括的多个层可以使用诸如原子层沉积(ald)、化学气相沉积(cvd)等的工艺形成，并且阻挡层、电荷存储层、隧穿层可以从与牺牲层120和绝缘层140相邻的区域顺序地堆叠。沟道层110可以具有预设的厚度，例如，在沟道开口部分的宽度的1/50至1/5的范围内的厚度，并且可以以与栅绝缘层160类似的方式通过ald或cvd形成。
沟道层110的内部空间可以用嵌入绝缘层115填充。选择性地，在形成嵌入绝缘层115之前，氢退火工艺还可以被执行，在氢退火工艺中具有形成在其中的沟道层110的结构经受在包括氢或重氢的气体氛围中的热处理。存在于沟道层110中的大多数晶体缺陷可以通过氢退火工艺消除。然后，位线焊垫113可以使用诸如多晶硅等的导电材料形成在沟道层110上。
此外，参考图23和24，多个字线切口wc可以被形成。衬底101的一部分可以在字线切口wc内暴露。牺牲层120和绝缘层140可以通过字线切口wc在x-y平面上被分成多个区域。作为蚀刻溶液，例如磷酸(hp)等通过字线切口wc被引入，并且仅牺牲层120可以被选择性地去除而不去除绝缘层140。参考图24，仅牺牲层120可以被去除，以在其中提供多个开口区域op。
参考图17至20，使用第一离子注入工艺和第二离子注入工艺，包括杂质的损伤区域da1和da2可以设置在焊垫区域中的牺牲层120的上表面和下表面附近。损伤区域da1和da2中包括的杂质可以通过在随后的工艺中施加于其的热而扩散。损伤区域da1和da2及周围区域具有带有杂质所引起的损伤的膜特性，因此，当诸如磷酸等的蚀刻溶液被引入于此时可以被更快地去除。因此，如图24所示，开口区域op在焊垫区域中可以具有相对较大的高度。下面将参考图25提供其描述。
参考图25，开口区域op的每个可以具有第一区域opa和第二区域opb。第一区域opa和第二区域opb可以是连续连接区域，并且第二区域opb可以设置在焊垫区域中。由于损伤区域da1和da2，牺牲层120在焊垫区域的上表面和下表面附近能够被更快地去除。因此，如图25所示，第二区域opb的高度h2可以高于第一区域opa的高度h1。此外，由于牺牲层120在焊垫区域的上表面和下表面附近可以被更快地去除，所以第二区域opb的侧表面可以具有向内凹陷的凹入形状。在一示例实施方式中，第一层间绝缘层171可以包括掺杂区域171a，其中保留从剩余损伤区域da1和da2扩散的杂质的一部分。
根据图9和10所示的示例实施方式的存储器件300以及制造根据图11和12所示的示例实施方式的存储器件400的方法也可以通过参考上面参考图17至25的描述来理解。在以上由图17至20描述的第一离子注入工艺和第二离子注入工艺的情况下，在仅执行第一离子注入工艺并且省略第二离子注入工艺的情况下，杂质可以仅被掺杂在牺牲层120和绝缘层140之间的界面上。因此，根据图11和12所示的示例实施方式的存储器件400可以通过仅执行第一离子注入工艺而不执行第二离子注入工艺来被制造。
同时，在仅执行第二离子注入工艺并且省略第一离子注入工艺的情况下，仅牺牲层120和第一层间绝缘层171之间的界面可以掺杂有杂质。因此，根据图9和10所示的示例实施方式的存储器件300可以通过仅执行第二离子注入工艺而不执行第一离子注入工艺来制造。
然后，参考图26和27，多个开口区域op可以通过字线切口wc由导电材料填充，从而形成多个栅电极层131至138(栅电极层130)。栅电极层130可以由金属、多晶硅、金属硅化物材料等形成。金属硅化物材料可以是选自例如钴(co)、镍(ni)、铪(hf)、铂(pt)、钨(w)和钛(ti)或其组合的金属的硅化物材料。例如，当栅电极层130由金属硅化物材料形成时，硅化工艺可以通过在开口部分的侧面中嵌入硅(si)之后形成单独的金属层来执行，从而形成栅电极层130。在一示例实施方式中，栅电极层130还可以包括多个金属层，并且多个金属层中的至少一个可以是功函数金属层。
参考图28和29，多个接触181至188(接触180)可以被形成。通过在焊垫区域上形成穿透层间绝缘层170的多个接触孔并通过由诸如金属等的导电材料填充该接触孔，多个接触180可以被形成。接触孔可以具有凹入到栅电极层130的至少一部分中的深度。
在示例实施方式中，栅电极层130在焊垫区域中可以具有相对大的厚度。因此，在形成接触孔的工艺中，栅电极层130在焊垫区域中可以提供相对大的裕度，并且其中接触孔的一部分穿透栅电极层130的问题可以被解决。结果，由于其中接触180的一部分连接到两个或更多个栅电极层130的短路缺陷可以被减少，所以存储器件100的可靠性可以提高。此外，由于具有相对减小的厚度的栅电极层130可以在堆叠方向上以相对增加的量堆叠，所以存储器件100的集成程度可以增加。
根据一示例实施方式的制造存储器件的方法将参考图30至39描述。参考图30至39描述的制造存储器件的方法可以应用于制造根据该示例实施方式的以上参考图7和8描述的存储器件200的方法。
首先，参考图30和31，多个牺牲层221至228(牺牲层220)和多个绝缘层241至248(绝缘层240)可以交替地层叠在衬底201上。牺牲层220和绝缘层240可以在第一方向(x轴方向)上延伸，同时彼此形成对，从而提供具有台阶结构的多个焊垫区域。牺牲层220和绝缘层240可以设置在单元区域cr中，并且外围电路器件290可以设置在单元区域cr附近的外围电路区域pr中。包括硅氧化物等的第一层间绝缘层271可以形成在牺牲层220、绝缘层240和外围电路器件290上。
参考图32，相对于牺牲层220的离子注入工艺可以被执行。在离子注入工艺中使用的杂质可以包括磷(p)、砷(as)、氮(n)等。杂质被注入到其中的目标区域可以是在各焊垫区域中的牺牲层220之间的界面。由于注入的杂质，牺牲层220的一部分中的膜特性可以劣化，并且具有劣化的膜特性的损伤区域da可以形成在各焊垫区域中的牺牲层220内部，如图33所示。
参考图34，第二层间绝缘层272可以形成在第一层间绝缘层271上，并且多个单元沟道结构ch可以被形成。尽管在图34中未示出，但是虚设沟道结构dch可以与多个单元沟道结构ch的形成一起被形成。第二层间绝缘层272与第一层间绝缘层271相比可以具有相对大的体积，因此，可以由具有相对高的沉积速率的teos氧化物膜等构成。损伤区域da中存在的杂质由于在形成第二层间绝缘层272的工艺中产生的热可以被扩散。因此，其中膜特性被劣化的区域可以如图34所示地在牺牲层220中增加，并且损伤区域da可以在其体积上增加。
多个单元沟道结构ch的每个可以包括沟道层210、嵌入绝缘层215、外延层211、位线焊垫213、栅绝缘层260等。栅绝缘层260可以设置在沟道层210和牺牲层220之间，并且可以包括阻挡层、电荷存储层、隧穿层等。
随后，参考图35和36，将牺牲层220和绝缘层240分成多个区域的多个字线切口wc可以被形成。衬底201、牺牲层220和绝缘层240可以暴露在字线切口wc内。参考图36，作为蚀刻溶液，例如磷酸(hp)等被引入到字线切口wc的内部，仅牺牲层120可以被选择性地去除同时允许绝缘层140保留。多个开口区域op可以通过去除牺牲层120形成。
例如，当去除牺牲层220时，由于劣化的膜特性，其中存在已经在离子注入工艺中被注入的杂质的损伤区域(da)可以具有相对快的蚀刻速率。因此，开口区域op在杂质已经被注入其中的各焊垫区域中可以具有相对增加的高度。在下文中，将参考图37提供其描述。
图37是图36的区域g的放大图。参考图37，开口区域op的每个可以具有第一区域opa和第二区域opb。第一区域opa和第二区域opb可以被提供为单个连接区域，第二区域opb可以被提供在焊垫区域中并且可以被限定为具有比第一区域opa更大的高度的区域。如图37所示，第二区域opb的上表面us2和下表面ls2可以设置为分别高于和低于第一区域opa的上表面us1和下表面ls1。
同时，第一层间绝缘层271可以包括包含杂质的掺杂区域271a。掺杂区域271a可以是其中已经被注入到牺牲层220中的杂质扩散到第一层间绝缘层271的内部然后保留的区域。掺杂区域271a可以沿着第一层间绝缘层271和第二层间绝缘层272之间的界面表面分布。
参考图38和39，多个栅电极层231至238(栅电极层230)、多个接触281至288(接触280)和公共源极线250可以被形成。公共源极线250可以形成于提供在字线切口wc中的隔离绝缘层251的内部，并且可以连接到提供在其下面的衬底201中的源极区域。
栅电极层230可以通过由多晶硅、金属、金属硅化物等填充通过去除牺牲层220形成的开口区域op来形成。由于通过去除牺牲层220形成的开口区域op在焊垫区域中具有相对增加的高度，所以栅电极层230在焊垫区域中也可以具有相对大的厚度。
栅电极层230可以连接到焊垫区域中的接触280。由于在各焊垫区域中栅电极层230具有相对大的厚度，因此其中在形成接触280的工艺中接触280的一部分穿透栅电极层230从而导致短路缺陷的发生的问题可以被解决。因此，堆叠的栅电极层230的数量可以在提高其可靠性的同时增加，从而可以提供具有改善的集成的存储器件200。
图40是根据本发明构思的一示例实施方式的电子设备的框图。
参考图40，根据示例实施方式的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、近场通信模块、全球定位系统(gps)模块、移动通信模块等。通信单元1010中包括的有线/无线通信模块可以经由各种通信协议连接到外部通信网络以发送或接收数据。
输入单元1020可以是提供为由用户控制电子设备1000的操作的模块，并且可以包括机械开关、触摸屏、声音识别模块等。此外，输入单元1020还可以包括以轨迹球或激光指示器方式等操作的鼠标，或者手指鼠标装置，并且还可以包括通过其数据可以由用户输入的各种传感器模块。
输出单元1030可以以音频或视频形式输出由电子设备1000处理的信息，并且存储器1040可以存储数据、用于由处理器1050处理或控制的程序等。存储器1040可以包括根据示例实施方式的存储器件100、200、300和400中的一个或更多个，并且处理器1050可以根据所需的操作将命令传送到存储器1040，从而向其写入数据或从其读取数据。
存储器1040可以嵌入在电子设备1000中，或者可以经由单独的接口与处理器1050通信。在经由单独的接口与处理器1050通信的情况下，处理器1050可以通过诸如sd、sdhc、sdxc、microsd、usb等的各种接口标准将数据写入存储器1040或从存储器1040读取数据。
处理器1050可以控制电子设备1000中包括的各部分的操作。处理器1050可以执行与语音通信、视频通信、数据通信等相关的控制和处理，或者也可以执行用于多媒体重放(playback)和管理的控制和处理。此外，处理器1050可以处理由用户通过输入单元1020传送的输入，并且可以经由输出单元1030输出其结果。此外，处理器1050可以将控制电子设备1000的操作所需的数据写入到存储器1040或从存储器1040读取数据。
如上所述，由根据示例实施方式的存储器件，栅电极层在其中它们连接到接触的焊垫区域中可以具有相对增加的厚度。因此，当存储器件的集成增加时，栅电极层的数量增加，并且一个栅电极层的厚度减小，可以防止其中接触穿透栅电极层的短路缺陷。由此，存储器件可以具有改善的可靠性和集成。
尽管以上已经示出和描述了示例实施方式，但是对本领域技术人员来说将明显的是，能进行修改和变化而不背离由所附权利要求限定的本发明构思的范围。
本申请要求享有2016年7月19日向韩国知识产权局提交的韩国专利申请第10-2016-0091328号的优先权权益，其全文通过引用在此合并。