扇出型叠层封装结构及其制备方法与流程

本发明涉及半导体封装技术领域，特别是涉及一种扇出型叠层封装结构及其制备方法。

背景技术：

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(waferlevelchipscalepackaging，wlcsp)，扇出型晶圆级封装(fan-outwaferlevelpackage，fowlp)，倒装芯片(flipchip)，叠层封装(packageonpackage，pop)等等。

扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(i/o)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①i/o间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3d封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(rdl)中实现高密度布线。目前，扇出型晶圆级封装方法一般为：提供载体，在载体表面形成剥离层；在剥离层上光刻、电镀出重新布线层(redistributionlayers，rdl)；采用芯片键合工艺将芯片安装到重新布线层上，并于所述重新布线层上形成金属连接柱；采用注塑工艺将芯片塑封于塑封材料层中；去除载体和剥离层；在重新布线层上光刻、电镀形成凸块下金属层(ubm)；在ubm上进行植球回流，形成焊球凸块。然而，在现有的工艺中，金属连接柱采用电镀工艺、打线工艺等形成，工艺比较复杂，成本较高。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型叠层封装结构及其制备方法，用于解决现有技术中的扇出型叠层封装结构存在的工艺复杂、成本较高的问题。

为实现上述目的及其他相关目的，本发明提供一种扇出型叠层封装结构的制备方法，所述扇出型叠层封装结构的制备方法包括如下步骤：

1)提供一载体；

2)于所述载体的上表面形成重新布线层；

3)于所述重新布线层的上表面形成连接焊球，所述连接焊球与所述重新布线层电连接；

4)于所述重新布线层的上表面形成第一半导体芯片，所述第一半导体芯片与所述重新布线层电连接；所述第一半导体芯片的上表面低于所述连接焊球的上表面；

5)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述连接焊球与所述第一半导体芯片之间的间隙，并将所述连接焊球及所述第一半导体芯片塑封；所述塑封层的上表面不高于所述连接焊球的上表面；

6)去除所述载体；

7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。

优选地，步骤1)与步骤2)之间还包括于所述载体的上表面形成剥离层的步骤；步骤2)中，所述重新布线层形成于所述剥离层的上表面。

优选地，步骤2)包括如下步骤：

2-1)于所述载体的上表面形成金属线层；

2-2)于所述载体的上表面形成电介质层，所述电介质将所述金属线层包裹，且所述电介质层的上表面与所述金属线层的上表面相平齐。

优选地，步骤2)包括如下步骤：

2-1)于所述载体的上表面形成第一层金属线层；

2-2)于所述载体的上表面形成电介质层，所述电介质将第一层所述金属线层封裹，且所述电介质层的上表面高于所述金属线层的上表面；

2-3)于所述电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。

优选地，步骤3)中，采用植球工艺于所述重新布线层的上表面形成所述连接焊球。

优选地，步骤5)中，采用压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺于所述重新布线层的上表面形成所述塑封层。

优选地，步骤5)中，依据所述连接焊球的高度形成所述塑封层。

优选地，步骤5)包括如下步骤：

5-1)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述连接焊球与所述第一半导体芯片之间的间隙，并将所述连接焊球及所述第一半导体芯片完全封裹塑封；

5-2)去除部分所述塑封层及部分所述连接焊球，使得所述连接焊球的上表面与所述塑封层的上表面相平齐。

优选地，步骤7)中，于所述重新布线层的下表面形成焊料凸块包括如下步骤：

7-1)于所述重新布线层的上表面形成金属柱；

7-2)于所述金属柱的上表面形成焊球。

优选地，步骤7)之后，还包括于所述塑封层的上表面键合第二半导体芯片的步骤，所述第二半导体芯片与所述连接焊球电连接。

本发明还提供一种扇出型叠层封装结构，所述扇出型叠层封装结构包括：

重新布线层；

连接焊球，位于所述重新布线层的上表面，且与所述重新布线层电连接；

第一半导体芯片，位于所述重新布线层的上表面，且与所述重新布线层电连接；

塑封层，填满所述连接焊球与所述第一半导体芯片之间的间隙，并将所述连接焊球及所述第一半导体芯片塑封，所述塑封层的上表面不高于所述连接焊球的上表面；

焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。

优选地，所述重新布线层包括：

电介质层；

金属线层，位于所述电介质层内，且所述金属线层的上表面与所述电介质层的上表面相平齐，所述金属线层的下表面与所述电介质层的下表面相平齐。

优选地，所述重新布线层包括：

电介质层；

金属叠层结构，位于所述电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

优选地，所述塑封层的上表面与所述连接焊球的上表面相平齐。

优选地，所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。

优选地，所述焊球凸块包括：

金属柱，位于所述重新布线层的下表面，且与所述重新布线层电连接；

焊球，位于所述金属柱的下表面。

优选地，所述焊料凸块为焊球。

优选地，所述扇出型叠层封装结构还包括第二半导体芯片，所述第二半导体芯片位于所述塑封层的上表面，且与所述连接焊球电连接。

如上所述，本发明的扇出型叠层封装结构及其制备方法，具有以下有益效果：本发明使用连接焊球作为塑封层内连接重新布线层的连接柱，连接焊球可以采用工艺比较成熟的植球工艺直接形成，工艺简单、成本较低。

附图说明

图1显示为本发明实施例一中提供的扇出型系统级封装结构的制备方法的流程图。

图2至图11显示为本发明实施例一中提供的扇出型系统级封装结构的制备方法的中的各步骤对应的结构示意图。

元件标号说明

1载体

11剥离层

2重新布线层

21金属线层

22电介质层

3连接焊球

4第一半导体芯片

41焊料微凸块

5塑封层

6焊料凸块

61金属柱

62焊球

7第二半导体芯片

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1，本实施例提供一种扇出型叠层封装结构的制备方法，所述扇出型叠层封装结构的制备方法包括如下步骤：

1)提供一载体；

2)于所述载体的上表面形成重新布线层；

3)于所述重新布线层的上表面形成连接焊球，所述连接焊球与所述重新布线层电连接；

4)于所述重新布线层的上表面形成第一半导体芯片，所述第一半导体芯片与所述重新布线层电连接；所述第一半导体芯片的上表面低于所述连接焊球的上表面；

5)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述连接焊球与所述第一半导体芯片之间的间隙，并将所述连接焊球及所述第一半导体芯片塑封；所述塑封层的上表面不高于所述连接焊球的上表面；

6)去除所述载体；

7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。

在步骤1)中，请参阅图1中的s1步骤及图2，,提供一载体1。

作为示例，所述载体1的材料可以包括硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状；本实施例通过所述载体1来防止后续制备过程中芯片结构3发生破裂、翘曲、断裂等问题。

作为示例，如图3所示，提供所述载体1之后，还包括于所述载体1的上表面形成剥离层11的步骤。

作为示例，所述剥离层11在后续工艺中作为后续形成的所述重新布线层2及位于所述重新布线层2上的其他结构与所述载体1之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与重新布线层2具有一定的结合力，以保证所述重新布线层2在后续工艺中不会产生移动等情况，另外，其与所述载体1亦具有较强的结合力，一般来说，其与所述载体1的结合力需要大于与所述重新布线层2的结合力。作为示例，所述剥离层11的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用uv胶带，其在uv光照射后很容易被撕离。在其它实施方式中，所述剥离层11也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(epoxy)、硅橡胶(siliconerubber)、聚酰亚胺(pi)、聚苯并恶唑(pbo)、苯并环丁烯(bcb)等。在后续分离所述载体1时，可采用湿法腐蚀、化学机械研磨、撕除等方法去除所述剥离层11。

在步骤2)中，请参阅图1中的s2步骤及图4，于所述载体1的上表面形成重新布线层2。

在一示例中，所述重新布线层2内包括一层金属线层21及一层电介质层22，于所述载体1的上表面形成所述重新布线层2包括如下步骤：

2-1)于所述剥离层11的上表面形成所述电介质层22，通过光刻及刻蚀工艺于所述电介质层22内形成沟槽，所述沟槽定义成所述金属线层21的形状；

2-2)于所述沟槽内形成所述金属线层21。

在另一示例中，所述重新布线层2包括至少两层金属线层21及至少一层电介质层22，于所述载体1的上表面形成所述重新布线层2包括如下步骤：

2-1)于所述剥离层11的上表面形成第一层金属线层21；

2-2)于所述剥离层11的上表面形成一层覆盖第一层所述金属线层21的电介质层22；

2-3)于所述电介质层22内形成与第一层所述金属线层21电连接的其他层金属线层21，相邻两层所述金属线层21之间经由金属插塞(未示出)电连接。

作为示例，上述示例中，所述金属线层21的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用pvd、cvd、溅射、电镀或化学镀等工艺形成所述金属线层21。所述电介质层22的材料可以为低k介电材料；具体的，所述电介质层22可以采用环氧树脂、硅胶、pi、pbo、bcb、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、cvd、等离子体增强cvd等工艺形成所述电介质层22。

作为示例，上述示例中，位于顶层的所述金属线层21的上表面可以暴露于所述电介质层22的上表面之外，即位于顶层的所述金属线层21的上表面可以与所述电介质层22的上表面相平齐，也可以突出于所述电介质层22的上表面的上方。当然，在其他示例中，位于顶层的所述金属线层21的上表面也可以低于所述电介质层22的上表面，即位于顶层的所述金属线层21位于所述电介质层22的内部。

作为示例，上述示例中，位于底层的所述金属线层21的下表面可以暴露于所述电介质层22的下表面之外，即位于底层的所述金属线层21的下表面可以与所述电介质层22的下表面相平齐，也可以突出于所述电介质层22的下表面的下方。当然，在其他示例中，位于底层的所述金属线层21的下表面也可以高于所述电介质层22的下表面，即位于底层的所述金属线层21位于所述电介质层22的内部。

在步骤3)中，请参阅图1中的s3步骤及图5，于所述重新布线层2的上表面形成连接焊球3，所述连接焊球3与所述重新布线层2电连接。

作为示例，可以采用现有的任意一种形成焊球3的方式于所述重新布线层2的上表面形成所述连接焊球3；优选地，本实施例中，采用植球工艺于所述重新布线层2的上表面形成所述连接焊球3。

在步骤4)中，请参阅图1中的s4步骤及图6，于所述重新布线层2的上表面形成第一半导体芯片4，所述第一半导体芯片4与所述重新布线层2电连接；所述第一半导体芯片4的上表面低于所述连接焊球3的上表面。

作为示例，可以采用键合追踪法(bond-on-trace)将所述第一半导体芯片4键合于所述重新布线层2的上表面；所述键合追踪法为本领域人员所述，此处不再累述。当然，也可以采用其他任意一种键合方法将所述第一半导体芯片4键合于所述重新布线层2的上表面。

作为示例，所述第一半导体芯片4可以经由焊料微凸块41键合于所述重新布线层2的上表面；所述焊料微凸块41的材料可以为铜、镍、锡和银中的至少一种。

作为示例，所述第一半导体芯片4倒装于所述重新布线层2的上表面，以确保所述第一半导体芯片4的内部结构与所述重新布线层2电连接。

需要说明的是，上述及后续所述的“与所述重新布线层2电连接”均指与所述重新布线层2内的金属线层21电连接。

需要进一步说明的是，步骤3)与步骤4)的步骤也可以互换，即除了上述先执行步骤3)再执行步骤4)之外，还可以先执行步骤4)再执行步骤3)，即也可以先于所述重新布线层2的上表面形成所述第一半导体芯片4，然后再在所述重新布线层2的上表面形成所述连接焊球3。

在步骤5)中，请参阅图1中的s5步骤及图7至图8，于所述重新布线层2的上表面形成塑封层5，所述塑封层5填满所述连接焊球3与所述第一半导体芯片4之间的间隙，并将所述连接焊球3及所述第一半导体芯片4塑封；所述塑封层5的上表面不高于所述连接焊球3的上表面。

作为示例，可以采用压缩成型工艺、转移成型工艺、液体密封成型工艺、模塑底部填充工艺、毛细底部填充工艺、真空层压工艺或旋涂工艺于所述重新布线层2的上表面形成所述塑封层5。优选地，本实施例中，采用模塑底部填充工艺于所述重新布线层2的上表面形成所述塑封层5，这样塑封材料可以顺畅而迅速地填充于所述连接焊球3与所述第一半导体芯片4之间的间隙，可以有效地避免出现界面分层，且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。

作为示例，所述塑封层5的材料可以为但不仅限于所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。

在一示例中，先于所述重新布线层2的上表面形成所述塑封层5，所述塑封层5将所述连接焊球3及所述第一半导体芯片4完全封裹塑封，即所述塑封层5的上表面高于所述连接焊球3及所述第一半导体芯片4的上表面，如图7所示；然后再采用化学机械研磨等工艺去除部分所述塑封层5及部分所述连接焊球3，使得所述塑封层5的上表面与保留的所述连接焊球3的上表面相平齐，且可以确保所述连接焊球3的上表面有足够大的接触面积与其他键合于其上的半导体结构相接触，如图8所示。

在另一示例中，可以依据所述连接焊球3的高度形成所述塑封层5，使得形成的所述塑封层5的高度刚好与所述连接焊球3的高度相同，即所述塑封层5的上表面与所述连接焊球3的上表面相平齐。这样就可以省去对所述塑封层5进行研磨的工艺，从而节约了工艺步骤。

在步骤6)中，请参阅图1中的s6步骤及图9，去除所述载体1。

作为示例，可以采用研磨工艺、减薄工艺等等进行去除所述载体1及所述剥离层11。优选地，本实施例中，采用撕掉所述剥离层11的方式以去除所述载体1。

在步骤7)中，请参阅图1中的s7步骤及图10，于所述重新布线层2的下表面形成焊料凸块6，所述焊料凸块6与所述重新布线层2电连接，

在一示例中，于所述重新布线层2的下表面形成焊料凸块6包括如下步骤：

7-1)于所述重新布线层2的下表面形成金属柱61；

7-2)于所述金属柱61的下表面形成焊球62。

作为示例，所述金属柱61的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱61。所述焊球62的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球62。

在另一示例中，所述焊料凸块6即为以焊球，可以通过植球回流工艺直接形成焊球作为所述焊料凸块6。

作为示例，请参阅图11，步骤7)之后，还包括于所述塑封层5的上表面键合第二半导体芯片7的步骤，所述第二半导体芯片7与所述连接焊球3电连接。

作为示例，所述第二半导体芯片7可以为与所述第一半导体芯片4相同的半导体芯片，也可以为与所述第一半导体芯片4不同的任意一种半导体芯片。所述第二半导体芯片7可以采用倒装焊工艺经由焊料微凸块键合于所述连接焊球3上，所述第二半导体芯片7经由所述连接焊球3与所述重新布线层2电连接。

实施例二

请继续参阅图10，本实施例还提供一种扇出型叠层封装结构，所述扇出型叠层封装结构经由实施例一中所述的制备方法制备而得到，所述扇出型叠层封装结构包括：重新布线层2；连接焊球3，所述连接焊球3位于所述重新布线层2的上表面，且与所述重新布线层2电连接；第一半导体芯片4，所述第一半导体芯片4位于所述重新布线层2的上表面，且与所述重新布线层2电连接；塑封层5，所述塑封层5填满所述连接焊球3与所述第一半导体芯片4之间的间隙，并将所述连接焊球3及所述第一半导体芯片4塑封，所述塑封层5的上表面不高于所述连接焊球3的上表面；焊料凸块6，所述焊料凸块6位于所述重新布线层2的下表面，且与所述重新布线层2电连接。

在一示例中，所述重新布线层2包括：电介质层22；金属线层21，所述金属线层21位于所述电介质层22内，且所述金属线层21的上表面与所述电介质层22的上表面相平齐，所述金属线层21的下表面与所述电介质层22的下表面相平齐。当然，在其他示例中，所述金属线层21还可以完全位于所述电介质层22内。

在另一示例中，所述重新布线层2包括：电介质层22；金属叠层结构，所述金属叠层结构位于所述电介质层22内；所述金属叠层结构包括多层间隔排布的金属线层21及金属插塞，所述金属插塞位于相邻两层所述金属线层21之间，以将相邻两层所述金属线层21电连接。

需要说明的是，上述及后续所述的“与所述重新布线层2电连接”均指与所述重新布线层2内的金属线层21电连接。

作为示例，上述示例中，所述金属线层21的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用pvd、cvd、溅射、电镀或化学镀等工艺形成所述金属线层21。所述电介质层22的材料可以为低k介电材料；具体的，所述电介质层22可以采用环氧树脂、硅胶、pi、pbo、bcb、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、cvd、等离子体增强cvd等工艺形成所述电介质层22。

作为示例，所述塑封层5的材料可以为但不仅限于所述塑封层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。

作为示例，所述塑封层5的上表面与所述连接焊球3的上表面相平齐。

在一示例中，所述焊球凸块6包括：金属柱61，所述金属柱61位于所述重新布线层2的下表面，且与所述重新布线层2电连接；焊球62，所述焊球62位于所述金属柱61的下表面。所述金属柱61的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱61。所述焊球62的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球62。

在另一示例中，所述焊球凸块6为焊球。

作为示例，请继续参阅图11，所述扇出型叠层封装结构还包括第二半导体芯片7，所述第二半导体芯片7位于所述塑封层5的上表面，且与所述连接焊球3电连接。

作为示例，所述第二半导体芯片7可以为与所述第一半导体芯片4相同的半导体芯片，也可以为与所述第一半导体芯片4不同的任意一种半导体芯片。所述第二半导体芯片7可以采用倒装焊工艺经由焊料微凸块键合于所述连接焊球3上，所述第二半导体芯片7经由所述连接焊球3与所述重新布线层2电连接。

综上所述，本发明的扇出型叠层封装结构及其制备方法，所述扇出型叠层封装结构的制备方法包括如下步骤：1)提供一载体；2)于所述载体的上表面形成重新布线层；3)于所述重新布线层的上表面形成连接焊球，所述连接焊球与所述重新布线层电连接；4)于所述重新布线层的上表面形成第一半导体芯片，所述第一半导体芯片与所述重新布线层电连接；所述第一半导体芯片的上表面低于所述连接焊球的上表面；5)于所述重新布线层的上表面形成塑封层，所述塑封层填满所述连接焊球与所述第一半导体芯片之间的间隙，并将所述连接焊球及所述第一半导体芯片塑封；所述塑封层的上表面不高于所述连接焊球的上表面；6)去除所述载体；7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。本发明使用连接焊球作为塑封层内连接重新布线层的连接柱，连接焊球可以采用工艺比较成熟的植球工艺直接形成，工艺简单、成本较低。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。